JPH0332159B2 - - Google Patents
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- Publication number
- JPH0332159B2 JPH0332159B2 JP61280625A JP28062586A JPH0332159B2 JP H0332159 B2 JPH0332159 B2 JP H0332159B2 JP 61280625 A JP61280625 A JP 61280625A JP 28062586 A JP28062586 A JP 28062586A JP H0332159 B2 JPH0332159 B2 JP H0332159B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- under test
- device under
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体試験装置の不良解析メモリの不
良検出回路に関する。
良検出回路に関する。
（従来の技術）
半導体試験装置においては、被測定デバイス
（例えばメモリIC）の不良救済（メモリセルアレ
イの不良ラインを予備のラインとつなぎ替える）
を実行する手段として、不良解析メモリに取り込
まれたデータを読み出し、測定を行なつた被測定
デバイスに対し不良のあつた番地や不良の数を知
る必要がある。しかしながら従来は、その不良を
検出する際に被測定デバイスのビツト構成の全ビ
ツトまたは注目する１ビツトについて行なつてい
た。このため不良のあつた番地や不良の数を知る
ことを、多ビツトの構成における任意の複数ビツ
トのOR（論理和）について実行する場合、長い
測定時間が必要であつた。
（例えばメモリIC）の不良救済（メモリセルアレ
イの不良ラインを予備のラインとつなぎ替える）
を実行する手段として、不良解析メモリに取り込
まれたデータを読み出し、測定を行なつた被測定
デバイスに対し不良のあつた番地や不良の数を知
る必要がある。しかしながら従来は、その不良を
検出する際に被測定デバイスのビツト構成の全ビ
ツトまたは注目する１ビツトについて行なつてい
た。このため不良のあつた番地や不良の数を知る
ことを、多ビツトの構成における任意の複数ビツ
トのOR（論理和）について実行する場合、長い
測定時間が必要であつた。
なお上記被測定デバイスのビツト構成とは、メ
モリのＩ／Ｏ（入出力端子）のビツト数の構成を
云う。例えば4kW／4BITの場合は、この例のメ
モリは4BIT構成である。
モリのＩ／Ｏ（入出力端子）のビツト数の構成を
云う。例えば4kW／4BITの場合は、この例のメ
モリは4BIT構成である。
（発明が解決しようとする問題点）
本発明は、上記長い測定時間が必要であるとい
う欠点を解決するために、被測定デバイスのビツ
ト構成の任意の複数ビツトのORの不良検出を同
時に行なうことにより、測定時間の短縮を図つた
ものである。
う欠点を解決するために、被測定デバイスのビツ
ト構成の任意の複数ビツトのORの不良検出を同
時に行なうことにより、測定時間の短縮を図つた
ものである。
［発明の構成］
（問題点を解決するための手段と作用）
本発明は、被測定デバイスの試験結果の内容を
取り込む不良解析メモリと、該メモリの出力をそ
れぞれ入力とする複数のゲートと、これらゲート
を選択して同時制御する手段と、前記各ゲートの
論理和出力より前記被測定デバイスの良否を検出
する手段とを具備したことを特徴とし、前記ゲー
トを任意複数選択してそれらを同時制御するか
ら、被測定デバイスのビツト構成の任意の複数ビ
ツトのORの不良検出が同時に行なえ、従つて測
定時間の短縮が行なえるようにしたものである。
取り込む不良解析メモリと、該メモリの出力をそ
れぞれ入力とする複数のゲートと、これらゲート
を選択して同時制御する手段と、前記各ゲートの
論理和出力より前記被測定デバイスの良否を検出
する手段とを具備したことを特徴とし、前記ゲー
トを任意複数選択してそれらを同時制御するか
ら、被測定デバイスのビツト構成の任意の複数ビ
ツトのORの不良検出が同時に行なえ、従つて測
定時間の短縮が行なえるようにしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の全体的構成図である。図
において不良解析メモリ１は、アドレス入力に応
じて被測定デバイスの試験結果の内容を取り出
す。レジスタ回路２は被測定デバイスのビツト構
成の全ビツト数（例えば4kW／4BITのメモリの
場合「４」）の出力を有し、その中の任意複数の
出力に同時に論理“１”を立てる。ゲート回路３
は、不良解析メモリ１の出力とレジスタ回路２の
出力のAND（論理積）をとり、これらAND値の
ORをとつて出力とする。波形整形用ゲート回路
４の出力ａは、不良解析メモリ１からのデータに
より不良がある場合は“１”が立つ。不良アドレ
ス検出回路５はａ点に“１”が立つた場合、その
時の不良解析メモリ１のアドレスを検出する。不
良数計数回路６はａ点の出力“１”をカウントす
る。
る。第１図は同実施例の全体的構成図である。図
において不良解析メモリ１は、アドレス入力に応
じて被測定デバイスの試験結果の内容を取り出
す。レジスタ回路２は被測定デバイスのビツト構
成の全ビツト数（例えば4kW／4BITのメモリの
場合「４」）の出力を有し、その中の任意複数の
出力に同時に論理“１”を立てる。ゲート回路３
は、不良解析メモリ１の出力とレジスタ回路２の
出力のAND（論理積）をとり、これらAND値の
ORをとつて出力とする。波形整形用ゲート回路
４の出力ａは、不良解析メモリ１からのデータに
より不良がある場合は“１”が立つ。不良アドレ
ス検出回路５はａ点に“１”が立つた場合、その
時の不良解析メモリ１のアドレスを検出する。不
良数計数回路６はａ点の出力“１”をカウントす
る。
第２図は第１図のレジスタ回路２、ゲート回路
３の部分の具体例である。この場合被測定デバイ
スのビツト構成はｎ＋１であり、不良解析メモリ
からの出力B0〜BoはそれぞれANDゲート７1〜
７oの一方の入力となる。レジスタ回路２の出力
O0〜OoはそれぞれANDゲート７0〜７oの他方の
入力となる。
３の部分の具体例である。この場合被測定デバイ
スのビツト構成はｎ＋１であり、不良解析メモリ
からの出力B0〜BoはそれぞれANDゲート７1〜
７oの一方の入力となる。レジスタ回路２の出力
O0〜OoはそれぞれANDゲート７0〜７oの他方の
入力となる。
しかしてレジスタ回路２では、出力O0〜Ooの
うち、不良検出を同時に行ないたい複数出力を
“１”とする。この状態で不良解析メモリ１から
の出力と、レジスタ回路２に設定された上記各
“１”出力とを、ゲート回路３に同時供給し、任
意複数ビツトのOR（全ビツトのOR、１ビツトの
みでも可）出力を得てゲート回路４にストローブ
パルスＳと共に入力して波形整形し、前記OR出
力の中に不良があつた場合ａ点に“１”が出力さ
れる。ａ点の出力を不良アドレス検出回路５、不
良数計数回路６に入力し、それぞれ不良アドレス
の検出、不良数の計数を行なうものである。
うち、不良検出を同時に行ないたい複数出力を
“１”とする。この状態で不良解析メモリ１から
の出力と、レジスタ回路２に設定された上記各
“１”出力とを、ゲート回路３に同時供給し、任
意複数ビツトのOR（全ビツトのOR、１ビツトの
みでも可）出力を得てゲート回路４にストローブ
パルスＳと共に入力して波形整形し、前記OR出
力の中に不良があつた場合ａ点に“１”が出力さ
れる。ａ点の出力を不良アドレス検出回路５、不
良数計数回路６に入力し、それぞれ不良アドレス
の検出、不良数の計数を行なうものである。
このようにして、任意のビツト構成における任
意の複ビツトのORを１回のテストで得ることが
できるものである。
意の複ビツトのORを１回のテストで得ることが
できるものである。
［発明の効果］
以上説明した如く本発明によれば、被測定デバ
イスのＩ／Ｏのビツト数うち任意複数ビツトの
ORの不良検出を１回のテストで行ない、測定時
間の短縮が図れるものである。
イスのＩ／Ｏのビツト数うち任意複数ビツトの
ORの不良検出を１回のテストで行ない、測定時
間の短縮が図れるものである。
第１図は本発明の一実施例を示す構成図、第２
図は同構成の一部詳細回路図である。 １……不良解析メモリ、２……レジスタ回路、
３……ゲート回路、５……不良アドレス検出回
路、６……不良数計数回路、７1〜７o……アンド
ゲート。
図は同構成の一部詳細回路図である。 １……不良解析メモリ、２……レジスタ回路、
３……ゲート回路、５……不良アドレス検出回
路、６……不良数計数回路、７1〜７o……アンド
ゲート。
Claims (1)
- １ 被測定デバイスの試験結果の内容を取り出す
不良解析メモリと、該メモリの出力をそれぞれ入
力とする複数のゲートと、これらゲートを選択し
て同時制御する手段と、前記各ゲートの論理和出
力より前記被測定デバイスの良否を検出する手段
とを具備したことを特徴とする不良解析メモリの
不良検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280625A JPS63136399A (ja) | 1986-11-27 | 1986-11-27 | 不良解析メモリの不良検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280625A JPS63136399A (ja) | 1986-11-27 | 1986-11-27 | 不良解析メモリの不良検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136399A JPS63136399A (ja) | 1988-06-08 |
| JPH0332159B2 true JPH0332159B2 (ja) | 1991-05-10 |
Family
ID=17627658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280625A Granted JPS63136399A (ja) | 1986-11-27 | 1986-11-27 | 不良解析メモリの不良検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136399A (ja) |
-
1986
- 1986-11-27 JP JP61280625A patent/JPS63136399A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136399A (ja) | 1988-06-08 |
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Legal Events
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