JPS5848959A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5848959A JPS5848959A JP56146287A JP14628781A JPS5848959A JP S5848959 A JPS5848959 A JP S5848959A JP 56146287 A JP56146287 A JP 56146287A JP 14628781 A JP14628781 A JP 14628781A JP S5848959 A JPS5848959 A JP S5848959A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明祉半導体装置に係り、肴に相補型半導体装置に関
する。
する。
相補型半導体装置は、低消費電力で動作速度が高スピー
ドであシ、電源電圧の変動に対して安定な動作で強く、
雑音余裕度が大きいなどの優れたｗｅを持つために辺年
益々その用途が広がシつりある。しかし、これら優れた
特徴をもつものの、集積度があがらない、ラッチマ、ｆ
現象を生じるなどの欠点を４９でぃた。これらの欠点は
、相互に関連する部分をもつが、集積度に関して拡最近
の超ＬＳＩ技術によ〉緩和され、相補型半導体装置の最
大の問題点はツウチア。
ドであシ、電源電圧の変動に対して安定な動作で強く、
雑音余裕度が大きいなどの優れたｗｅを持つために辺年
益々その用途が広がシつりある。しかし、これら優れた
特徴をもつものの、集積度があがらない、ラッチマ、ｆ
現象を生じるなどの欠点を４９でぃた。これらの欠点は
、相互に関連する部分をもつが、集積度に関して拡最近
の超ＬＳＩ技術によ〉緩和され、相補型半導体装置の最
大の問題点はツウチア。
！現象の最良の防止策がないととであった。
相補型半導体装置線、一般にたとえは第１図に示すよう
な構造である。すなわち、Ｎ形のクリコン基板１の一方
面にＰ影領域２を形成し、この領域２および基板Ｊにン
ースυ）、ドレーンの）、ｒ−１，）からなる互いに相
反する動作をするＭＯＳ ）ランリスタ３．４を形成し
、入力端子■１イに入力信号を印加すると出力端子ｖ０
ｔｌｔに出力信号が得られる構成になっている。このよ
うな構造の相補型半導体装置において、２ツチプ、ｆ現
象は次のようにして発生する。すなわち、基板ｌに形成
されている寄生ＰＮＰ ）ランゾスタと寄生ＮＰＮ ）
？ンリスタはそれぞれフレフタとペースとで結合し、
いわゆるＰＮＰＮ−ｙイリスタ構造を形成し、このサイ
リスタ構造が動作した場合には大電流が流れ、相補型半
導体装置の動作を阻害し、遂には大電流による発熱で相
補型半導体装置を破壊する現象を呈する。との現象をラ
ッチア、グ現象と言っている・この２．チア、プ現象の
生ずる条件は、ＰＮＰＮ構造が形成され■外来雑音電圧
がサイリスタ（ＰＮＰＮ構造）に入ること。
な構造である。すなわち、Ｎ形のクリコン基板１の一方
面にＰ影領域２を形成し、この領域２および基板Ｊにン
ースυ）、ドレーンの）、ｒ−１，）からなる互いに相
反する動作をするＭＯＳ ）ランリスタ３．４を形成し
、入力端子■１イに入力信号を印加すると出力端子ｖ０
ｔｌｔに出力信号が得られる構成になっている。このよ
うな構造の相補型半導体装置において、２ツチプ、ｆ現
象は次のようにして発生する。すなわち、基板ｌに形成
されている寄生ＰＮＰ ）ランゾスタと寄生ＮＰＮ ）
？ンリスタはそれぞれフレフタとペースとで結合し、
いわゆるＰＮＰＮ−ｙイリスタ構造を形成し、このサイ
リスタ構造が動作した場合には大電流が流れ、相補型半
導体装置の動作を阻害し、遂には大電流による発熱で相
補型半導体装置を破壊する現象を呈する。との現象をラ
ッチア、グ現象と言っている・この２．チア、プ現象の
生ずる条件は、ＰＮＰＮ構造が形成され■外来雑音電圧
がサイリスタ（ＰＮＰＮ構造）に入ること。
■サイリスタがターンオンすること。
■ターンオン状態が維持されること。
などの３つの条件を満足することである。このう、チア
、プ現象を防止するには、上記３つの条件のうち少なく
とも１項を生じさせないことである。
、プ現象を防止するには、上記３つの条件のうち少なく
とも１項を生じさせないことである。
このようなう、テア、グ現象の防止は従来次のように行
っている。すなわち、第１の手段は。
っている。すなわち、第１の手段は。
寄生サイリスタ構造（ＰＮＰＮ構造）の形成を防止する
為に、それぞれのＭＯＳ ）ランリスタ３，４を分離す
る方法がある。この代表的な例は、５ｏｓ（ｓ％１ｌｅ
ｏｎ Ｏｎ ８ａｐｈ％ｍｙ）に相補型半導体装置を形
成するととである。このように構成すると、それぞれの
トランジスタがサファイアもしくは酸化物で分離される
為に、サイリスタ構造にならず、う、テア、ｆ現象を生
じない、しかしながら、この方法は製造方法が複雑にな
るという欠点がある。
為に、それぞれのＭＯＳ ）ランリスタ３，４を分離す
る方法がある。この代表的な例は、５ｏｓ（ｓ％１ｌｅ
ｏｎ Ｏｎ ８ａｐｈ％ｍｙ）に相補型半導体装置を形
成するととである。このように構成すると、それぞれの
トランジスタがサファイアもしくは酸化物で分離される
為に、サイリスタ構造にならず、う、テア、ｆ現象を生
じない、しかしながら、この方法は製造方法が複雑にな
るという欠点がある。
第２０手段は、たとえに特開昭５０−９８７９１号公報
に開示されているように、寄生ナイリスタ内のＰＮＰ
）ランゾスタとＮＰＮ ）ランリスタとの間の電気的径
路を遮断する層を形成する方法である。この方法は、製
造工程が簡易化されるものの、連断層を特別に必要とす
るために半導体装置の面積が増加し、集積度があがらな
いという欠点がある。
に開示されているように、寄生ナイリスタ内のＰＮＰ
）ランゾスタとＮＰＮ ）ランリスタとの間の電気的径
路を遮断する層を形成する方法である。この方法は、製
造工程が簡易化されるものの、連断層を特別に必要とす
るために半導体装置の面積が増加し、集積度があがらな
いという欠点がある。
第３の手段は、第１図で示す横型ＰＮＰ ）う／リスタ
のペースを長くシ、ターンオン条件を成立させない方法
である。この方法も、ペースをターンオンさせない長さ
に長くするため、第２の手段と同様に半導体装置の面積
が増加し、集積度があがらないという欠点がある。
のペースを長くシ、ターンオン条件を成立させない方法
である。この方法も、ペースをターンオンさせない長さ
に長くするため、第２の手段と同様に半導体装置の面積
が増加し、集積度があがらないという欠点がある。
本発明は上記事情に鑑みてなされた亀ので、その目的と
するところは、相補的に動作する半導体回路を一導電型
半導体基板および複数の異なる導電型の領域に形成する
に際し、これら領域はそれぞれ異なる抵抗値を有する半
導体領域に形成するととにより、う、チア、デ現象を防
止するとともに集積度が落ちることなく、製造方法も複
雑でない半導体装置を提供することにある。
するところは、相補的に動作する半導体回路を一導電型
半導体基板および複数の異なる導電型の領域に形成する
に際し、これら領域はそれぞれ異なる抵抗値を有する半
導体領域に形成するととにより、う、チア、デ現象を防
止するとともに集積度が落ちることなく、製造方法も複
雑でない半導体装置を提供することにある。
以下、本発明の一実施例を相補型ＭＯ８−ＲＡＭ（ラン
ダム・アクセス・メモリ）に適用した場合について説明
する。
ダム・アクセス・メモリ）に適用した場合について説明
する。
第２図において、半導体基板たとえばＮ形りリプン基板
２１に互いに相補的に動作する半導体素子を形成する半
導体領域はそれぞれ次のように形成する。Ｎ形りリコン
基板２ノの一方内面に深さがたとえば５μｍで、不純物
濃度がたとえば７ Ｘ １０１５５１−３のＰ形半導体
領域２２を形成し、他方の導電型はシリコン基板２１の
残っている部分を用いる。そして、これらの領域に相補
的に動作するようにメモリセル、行デコーダ、列デコー
ダなどの回路を形成し、これらの回路以外のＲＡＭ回路
を相補的に動作するように基板２１の他の部分に形成す
る。この場合、う、チアヅデ現象を防止するため、に上
記Ｐ形半導体領域２２と単位面積幽りの抵抗値が異なる
ようにＰ影領域を形成する。すなわち、シリコン基板２
ノの他の部分ＫＰ形不純物を注入して、。
２１に互いに相補的に動作する半導体素子を形成する半
導体領域はそれぞれ次のように形成する。Ｎ形りリコン
基板２ノの一方内面に深さがたとえば５μｍで、不純物
濃度がたとえば７ Ｘ １０１５５１−３のＰ形半導体
領域２２を形成し、他方の導電型はシリコン基板２１の
残っている部分を用いる。そして、これらの領域に相補
的に動作するようにメモリセル、行デコーダ、列デコー
ダなどの回路を形成し、これらの回路以外のＲＡＭ回路
を相補的に動作するように基板２１の他の部分に形成す
る。この場合、う、チアヅデ現象を防止するため、に上
記Ｐ形半導体領域２２と単位面積幽りの抵抗値が異なる
ようにＰ影領域を形成する。すなわち、シリコン基板２
ノの他の部分ＫＰ形不純物を注入して、。
深さがたとえば８μｍで、不純物濃度がたとえば７Ｘ１
０ ｔｓ ＯＰ形半導体領域２３を形成し、この領
域２３とシリコン基板２１にメモリセル。
０ ｔｓ ＯＰ形半導体領域２３を形成し、この領
域２３とシリコン基板２１にメモリセル。
行デコーダ、列デフーダなどの回路以外のＲＡＭ回路を
相補的に形成するものである。このように形成したＰ形
半導体領域２２のシート抵抗は約９にΩ／口となり、ま
たＰ形半導体領域２３の７−ト抵抗は約６にΩ／口とな
る。
相補的に形成するものである。このように形成したＰ形
半導体領域２２のシート抵抗は約９にΩ／口となり、ま
たＰ形半導体領域２３の７−ト抵抗は約６にΩ／口とな
る。
このように構成した相補型ＭＯ８−ＲＡＭの場合、次の
ような効果が得られる。すなわち、相補型半導体装置で
は、電源・信号入出力回路に外来雑音が入ることが多く
、半導体基板が高抵抗のとき基板中の電位降下によシタ
ーンオン条件を満足してしまう場合が多い。まえ、相補
型半導体装置面積の６０〜７０％はメそリセルおよび行
デコー〆、列デコーダが占める。これらの点を考慮する
と、前記Ｐ形半導体領域２Ｓに形成される回路面積は少
ないので、相補型半導体装置の面積増加は少なく、しか
もＰ形半導体領域２３のシート抵抗が比較的低いので、
ラッチアップ現象を防止できるなどの優れた効果を有す
るものである。
ような効果が得られる。すなわち、相補型半導体装置で
は、電源・信号入出力回路に外来雑音が入ることが多く
、半導体基板が高抵抗のとき基板中の電位降下によシタ
ーンオン条件を満足してしまう場合が多い。まえ、相補
型半導体装置面積の６０〜７０％はメそリセルおよび行
デコー〆、列デコーダが占める。これらの点を考慮する
と、前記Ｐ形半導体領域２Ｓに形成される回路面積は少
ないので、相補型半導体装置の面積増加は少なく、しか
もＰ形半導体領域２３のシート抵抗が比較的低いので、
ラッチアップ現象を防止できるなどの優れた効果を有す
るものである。
なお、上記実施例でくＮ形シリコン基板の例について説
明したが、Ｐ形シリコン基板を用いて亀よく、その場合
祉逆導電形・とじてＮ形を用いれば良い。また、Ｐ形半
導体領域２２と２３は、それぞれ深さを５／＃！！Ｉと
８μｍに形成した例について説明したが、深さは差異が
あればよく。
明したが、Ｐ形シリコン基板を用いて亀よく、その場合
祉逆導電形・とじてＮ形を用いれば良い。また、Ｐ形半
導体領域２２と２３は、それぞれ深さを５／＃！！Ｉと
８μｍに形成した例について説明したが、深さは差異が
あればよく。
例えばそれぞれ深さを４μｍと１０μｍあるいは３μｍ
と７μｍの組み合せなどでもよく、そのとき前記Ｐ形半
導体領域１２．２３の不純物濃度はおよそ１０１５〜１
０”ｅａｒ−３が最適である・さらに、Ｐ形半導体領域
ｚｉｔｅｚｓに形成される回路は、ラッチアップ現象の
生じ易い回路を、よ〕深いＰ形半導体領域に形成すれば
よく、特に限定されない。
と７μｍの組み合せなどでもよく、そのとき前記Ｐ形半
導体領域１２．２３の不純物濃度はおよそ１０１５〜１
０”ｅａｒ−３が最適である・さらに、Ｐ形半導体領域
ｚｉｔｅｚｓに形成される回路は、ラッチアップ現象の
生じ易い回路を、よ〕深いＰ形半導体領域に形成すれば
よく、特に限定されない。
次に、本発明の他の実施例についてｔＪ／ｃ３図を参照
して説明する。この実施例も上記実施例と同様に相補型
ＭＯ８−ＲＡＭに適用した場合である。
して説明する。この実施例も上記実施例と同様に相補型
ＭＯ８−ＲＡＭに適用した場合である。
ｗｃ３図において、Ｎ形シリコン基板ＩＩの一方内面に
深さがたとえば５μｍで、不純物１１度がたとえば７ｘ
ｌＯｃｍ のＰ形半導体領域３２を形成し、他方の導
電、型はシリコン基板２ノの残っている部分を用いる。
深さがたとえば５μｍで、不純物１１度がたとえば７ｘ
ｌＯｃｍ のＰ形半導体領域３２を形成し、他方の導
電、型はシリコン基板２ノの残っている部分を用いる。
そして、これらの領塚に相補的に動作するようにメそリ
セル、行デコーダ、列デコーダなどの回路を形成し、こ
れらの回路以外のＲＡＭ回路を相補的に動作するように
シリコン基板３ノの他の部分に形成する。この場合、う
、チア、ｆ現象を防止するために上記Ｐ形半導体領域Ｓ
２と単位百積当シの抵抗値が異なるようにＰ影領域を形
成する。すなわち、シリコン基板３１の他の部分にＰ形
不純物を注入して、深さがたとえば５μｍで、不純物濃
度がたとえば１．６Ｘ１０ α のＰ形半導体領域３
３を形成し、この領域８Ｓとシリコン基板Ｓ１にメモリ
セル、行デコーダ、列デツーダなどの回路以外のＲＡＭ
回路を相補的に形成するものである。このよう迦して形
成したＰ形半導体領域３２のり一ト抵抗は約９ ｋＱ／
口となり、またＰ形半導体領域３３のシート抵抗は約４
ｋｒＶ口となる。
セル、行デコーダ、列デコーダなどの回路を形成し、こ
れらの回路以外のＲＡＭ回路を相補的に動作するように
シリコン基板３ノの他の部分に形成する。この場合、う
、チア、ｆ現象を防止するために上記Ｐ形半導体領域Ｓ
２と単位百積当シの抵抗値が異なるようにＰ影領域を形
成する。すなわち、シリコン基板３１の他の部分にＰ形
不純物を注入して、深さがたとえば５μｍで、不純物濃
度がたとえば１．６Ｘ１０ α のＰ形半導体領域３
３を形成し、この領域８Ｓとシリコン基板Ｓ１にメモリ
セル、行デコーダ、列デツーダなどの回路以外のＲＡＭ
回路を相補的に形成するものである。このよう迦して形
成したＰ形半導体領域３２のり一ト抵抗は約９ ｋＱ／
口となり、またＰ形半導体領域３３のシート抵抗は約４
ｋｒＶ口となる。
このように構成し九相補型ＭＯ８−ＲＡＭの場合、次の
ような効果が得られる。すなわち、相補型半導体装置で
は、電源・信号入出力回路に外来雑音が入ることが多く
、半導体基板が高抵抗のとき基板中の電位降下によシタ
ーンオン条件を満足してしまう場合が多い。また、相補
型半導体装置面接の６０〜７０チはメモリセルおよび行
デコーダ、列デコーダが占める。これらの点を考躍する
と、前記Ｐ形半導体領域３Ｓに形成される回路面積は少
ないので、相補型半導体装置の面積増加杜少なく、シか
もＰ形半導体領域３Ｂのシート抵抗が低いので、う、チ
アラグ現象を防止できる優れた効果を有するものでおる
。
ような効果が得られる。すなわち、相補型半導体装置で
は、電源・信号入出力回路に外来雑音が入ることが多く
、半導体基板が高抵抗のとき基板中の電位降下によシタ
ーンオン条件を満足してしまう場合が多い。また、相補
型半導体装置面接の６０〜７０チはメモリセルおよび行
デコーダ、列デコーダが占める。これらの点を考躍する
と、前記Ｐ形半導体領域３Ｓに形成される回路面積は少
ないので、相補型半導体装置の面積増加杜少なく、シか
もＰ形半導体領域３Ｂのシート抵抗が低いので、う、チ
アラグ現象を防止できる優れた効果を有するものでおる
。
なお、上記実施例では、Ｎ形シリコン基板を用いた例に
ついて説明したが、Ｐ形りリフン基板でもよく、その場
合は逆導電形としてＮ形を用いれば良い。また、Ｐ形半
導体領域３２゜３３は、それぞれ不純物１１１度を７ｘ
ｌＯｃｒｎ と１．６ Ｘ １０”ｅｘ−”にした例に
ついて説明したが、単位面積轟シの抵抗値が異なれば何
れの不純物濃度でもよい。たとえば８ Ｘ １０”３−
３と２ Ｘ １０”ｔｍ−ｓ６ ルイｆ；Ｊ ４ Ｘ
１０”ｅｘ−３＋！：ｌＸ１０３ の組み合せなどで
もよい。さらに。
ついて説明したが、Ｐ形りリフン基板でもよく、その場
合は逆導電形としてＮ形を用いれば良い。また、Ｐ形半
導体領域３２゜３３は、それぞれ不純物１１１度を７ｘ
ｌＯｃｒｎ と１．６ Ｘ １０”ｅｘ−”にした例に
ついて説明したが、単位面積轟シの抵抗値が異なれば何
れの不純物濃度でもよい。たとえば８ Ｘ １０”３−
３と２ Ｘ １０”ｔｍ−ｓ６ ルイｆ；Ｊ ４ Ｘ
１０”ｅｘ−３＋！：ｌＸ１０３ の組み合せなどで
もよい。さらに。
Ｐ形半導体領域３２．３３に形成される回路は、う、チ
ア、プ現象の生じ易い回路を、よシネ細物濃度の高いＰ
形半導体領域に形成すれダよく。
ア、プ現象の生じ易い回路を、よシネ細物濃度の高いＰ
形半導体領域に形成すれダよく。
特に限定されない。
また、紡記実施例では、ＲＡＭに適用した場合について
説明したが、たとえばＲＯＭ （リード・オンリ・メモ
リ）あるいはマイクロデロセ、すなどの半導体装置に適
用しても、その作用効果は変わらない。すなわち、ＲＯ
Ｍにおいてもメモリセル、デコー〆、周辺回路などの領
域に分かれておシ、メモリセル部が面積的に最も大きく
、一方周辺回路は入出力回路を含むために外来ノイズが
入シ易いが、面積的には小さい。したがって、メモリセ
ルおよびデ；−〆の半導体領域の深さを他に比べて浅く
することで同様の効果が得られる。また、マイクロデロ
セ、すにおいても、この中にＲＯＭおよびＲＡＭなどを
含む場合、入出力に関係しない規則的な・量ターンを用
いる場合があシ、これも同様の効果が期待できるもので
ある。
説明したが、たとえばＲＯＭ （リード・オンリ・メモ
リ）あるいはマイクロデロセ、すなどの半導体装置に適
用しても、その作用効果は変わらない。すなわち、ＲＯ
Ｍにおいてもメモリセル、デコー〆、周辺回路などの領
域に分かれておシ、メモリセル部が面積的に最も大きく
、一方周辺回路は入出力回路を含むために外来ノイズが
入シ易いが、面積的には小さい。したがって、メモリセ
ルおよびデ；−〆の半導体領域の深さを他に比べて浅く
することで同様の効果が得られる。また、マイクロデロ
セ、すにおいても、この中にＲＯＭおよびＲＡＭなどを
含む場合、入出力に関係しない規則的な・量ターンを用
いる場合があシ、これも同様の効果が期待できるもので
ある。
以上説明したように本発明によれば、相補的に動作する
半導体回路をクー導電型半導体基板および該基板に設け
た複数の異なる導電型の半導体領域に形成するに際し、
上記各半導体領域を異なる単位面積当シの抵抗値に形成
することによシ、う、チア、デ現象を防止するとともに
集積度が落ちることなく、製造方法も複雑にならない半
導体装置を提供できる。
半導体回路をクー導電型半導体基板および該基板に設け
た複数の異なる導電型の半導体領域に形成するに際し、
上記各半導体領域を異なる単位面積当シの抵抗値に形成
することによシ、う、チア、デ現象を防止するとともに
集積度が落ちることなく、製造方法も複雑にならない半
導体装置を提供できる。
第１図は従来の相補型半導体装置を説明するための断面
図、＠２図は本発明の一実施例を説明するための断面図
、第３図は本発明の他の実施例を説明するための断面図
である。 ２２．３１・・・Ｎ形７リコン基板、２２ 、２ Ｊ。 ３２ｅ３ｓ・・・Ｐ形半導体領域。
図、＠２図は本発明の一実施例を説明するための断面図
、第３図は本発明の他の実施例を説明するための断面図
である。 ２２．３１・・・Ｎ形７リコン基板、２２ 、２ Ｊ。 ３２ｅ３ｓ・・・Ｐ形半導体領域。
Claims (5)
- （１） 相補的に動作する半導体回路を一導電型半導
体基板および複数の異なる導電型の半導体領域に形成す
るに際し、これら各半導体領域は単位面積当シの抵抗値
が異なることを特徴とする半導体装置。 - （２） 前記具なる抵抗値の半導体領域は深さが異な
っているととを特徴とする特許請求の範囲第１項記載の
半導体装置。 - （３） 前記具なる抵抗値の半導体領域状不純物濃度
が異なっていることを特徴とする特許請求の範囲８１項
記載の半導体装置。 - （４） 前記具なる抵抗値の半導体領域は、第１の領
域の不純物濃度が５Ｘ１０ ａｓ 乃至８ｘ１０ 譚
の範囲に選択し、他の領域は第１の領域よシも小さく
することを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （５） 前記具なる抵抗値の半導体領域は、第１の領
域の深さを３ ／Ｊｍ乃至１０ ｊｌｍの範囲にし、他
の領域社第１の領域よ〕も浅くすることを特徴とする特
許請求の範囲第１項記載の半導体装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146287A JPS5848959A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146287A JPS5848959A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848959A true JPS5848959A (ja) | 1983-03-23 |
| JPH0332225B2 JPH0332225B2 (ja) | 1991-05-10 |
Family
ID=15404283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146287A Granted JPS5848959A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848959A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135758A (ja) * | 1983-01-24 | 1984-08-04 | Seiko Epson Corp | 半導体装置 |
| JPS6114744A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体装置 |
| US4628340A (en) * | 1983-02-22 | 1986-12-09 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS RAM with no latch-up phenomenon |
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| US5079613A (en) * | 1987-07-10 | 1992-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
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1981
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332225B2 (ja) | 1991-05-10 |
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