JPH0332242A - データ信号の受信タイミング発生方式 - Google Patents
データ信号の受信タイミング発生方式Info
- Publication number
- JPH0332242A JPH0332242A JP1167624A JP16762489A JPH0332242A JP H0332242 A JPH0332242 A JP H0332242A JP 1167624 A JP1167624 A JP 1167624A JP 16762489 A JP16762489 A JP 16762489A JP H0332242 A JPH0332242 A JP H0332242A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- data signal
- circuit
- timing
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＰＣＭ時分割自動構内交換装置等に使用され
るデータ伝送系の受信回路におけるブタ信号の受信タイ
ミング発生方式に関するものである。
るデータ伝送系の受信回路におけるブタ信号の受信タイ
ミング発生方式に関するものである。
（従来の技術）
ＰＣＭ時分割方式の自動構内交換装置では、船釣に、加
入者回路内にアナログ／ディジタルおよびディジタル／
アナログ変換器（以下、Ｃ０ＤＥＣと称す）を有し、時
分割交換回路との間でＰＣＭデータ信号の授受を行う。
入者回路内にアナログ／ディジタルおよびディジタル／
アナログ変換器（以下、Ｃ０ＤＥＣと称す）を有し、時
分割交換回路との間でＰＣＭデータ信号の授受を行う。
この際に、Ｃ０ＤＥＣからのＰＣＭデータ信号を確実に
受信するために、時分割交換回路においてはデータ信号
の受信タイミングを適正なものにする必要がある。
受信するために、時分割交換回路においてはデータ信号
の受信タイミングを適正なものにする必要がある。
第３図は従来のデータ信号受信タイミング発生方式を用
いた回路の構成である。図において、１はバッファであ
り、複数のＣ０ＤＥＣを駆動するためにクロック信号の
電力を増幅する。２，３゜・ｎはＣ０ＤＥＣであり、そ
れぞれのＣ０ＤＥＣの音声信号線から人力される音声信
号をＰＣＭデータに変換し送出する。Ｃ０ＤＥＣは通常
複数個用いられ、番号ｎは最終のＣ０ＤＥＣを意味する
。
いた回路の構成である。図において、１はバッファであ
り、複数のＣ０ＤＥＣを駆動するためにクロック信号の
電力を増幅する。２，３゜・ｎはＣ０ＤＥＣであり、そ
れぞれのＣ０ＤＥＣの音声信号線から人力される音声信
号をＰＣＭデータに変換し送出する。Ｃ０ＤＥＣは通常
複数個用いられ、番号ｎは最終のＣ０ＤＥＣを意味する
。
バッファ１の出力端は全てのＣ０ＤＥＣ２〜ｎのること
かできるデータ信号の受信タイミング発生方式を提供す
ることにある。
かできるデータ信号の受信タイミング発生方式を提供す
ることにある。
［発明の構成］
（課題をＶｌ決するための手段）
本発明では、クロック信号送出回路の出力信号を一定時
間遅延させた信号を基準として、データ受信回路におけ
るデータ信号の受信タイミング信号を発生することによ
り、上記目的を達成する。
間遅延させた信号を基準として、データ受信回路におけ
るデータ信号の受信タイミング信号を発生することによ
り、上記目的を達成する。
（作用）
本発明では、クロック信号送出回路の出力信号を一定時
間遅延させた信号を基準として、データ受信回路におけ
るデータ信号の受信タイミング信号を発生している。こ
のため、複数のＣ０ＤＥＣが動作している場合の浮遊静
電容量によるクロック信号の立」二かり時間の遅延が発
生しても、その遅延に応じたタイミングでデータ信号受
信回路のゲートが開かれるので、データ信号受信回路が
Ｃ０ＤＥＣからのデータ信号をタイミング的に余裕をも
って確実に受信することができる。
間遅延させた信号を基準として、データ受信回路におけ
るデータ信号の受信タイミング信号を発生している。こ
のため、複数のＣ０ＤＥＣが動作している場合の浮遊静
電容量によるクロック信号の立」二かり時間の遅延が発
生しても、その遅延に応じたタイミングでデータ信号受
信回路のゲートが開かれるので、データ信号受信回路が
Ｃ０ＤＥＣからのデータ信号をタイミング的に余裕をも
って確実に受信することができる。
（実り色例）
第１−図は本発明の一実施例であり、遅延回路７の入力
端がバッファ１の出力端に接続されている点が第３図の
従来構成と異なっている。
端がバッファ１の出力端に接続されている点が第３図の
従来構成と異なっている。
この構成によれば、接続されるＣ０ＤＥＣの数が少ない
場合は、信号伝送路の浮遊静電容量は小さいので、バッ
ファ１から出力されるクロック１５号は第２図（ｂ）の
ＶＣＯのように表わされる。
場合は、信号伝送路の浮遊静電容量は小さいので、バッ
ファ１から出力されるクロック１５号は第２図（ｂ）の
ＶＣＯのように表わされる。
方、Ｃ０ＤＥＣからの出力データ信号は第２図（ｆ）の
ＶＰＣ”のような表わされる。遅延回路７にはクロック
信号ＶＣＯが人力されるので、ＶＣＯが立」二がってか
ら遅延時間ＴＤ後、つまり時刻ｔＧＡにおいてデータ信
号受信回路６のゲート・が開き、Ｃ０ＤＥＣからのデー
タを受信する。
ＶＰＣ”のような表わされる。遅延回路７にはクロック
信号ＶＣＯが人力されるので、ＶＣＯが立」二がってか
ら遅延時間ＴＤ後、つまり時刻ｔＧＡにおいてデータ信
号受信回路６のゲート・が開き、Ｃ０ＤＥＣからのデー
タを受信する。
Ｃ０ＤＥＣが多数接続される場合には、伝送路の浮遊静
電容量が増加するので、バッファ１から出力されるクロ
ック信号の立上がりおよび立ち下がりが緩慢となり、そ
の波形は第２図（ｃ）のＶＣＯ’のように表わされる。
電容量が増加するので、バッファ１から出力されるクロ
ック信号の立上がりおよび立ち下がりが緩慢となり、そ
の波形は第２図（ｃ）のＶＣＯ’のように表わされる。
このため、Ｃ０ＤＥＣのデータ信号の出力タイミングの
遅延が大きくなるので出力データ信号のタイミンクは第
２図（ｇ）のＶｌ）Ｃ”′のようになる。この場合、遅
延回路７にはクロック信号Ｖ Ｃｏ’が入力されるのて
ｖ ｃｏ’が立上がってから遅延時間Ｔ Ｉ）後、つま
り時刻ｔＧＢ’ （ｔＧＢ’ ＞ ｔＧＡ’ ）にお
いてデータ信号受信回路６のゲートが開くことになるが
、この場合にもデータはタイミング的に充分に余裕をも
ってブタ信号受信回路６に受信される。
遅延が大きくなるので出力データ信号のタイミンクは第
２図（ｇ）のＶｌ）Ｃ”′のようになる。この場合、遅
延回路７にはクロック信号Ｖ Ｃｏ’が入力されるのて
ｖ ｃｏ’が立上がってから遅延時間Ｔ Ｉ）後、つま
り時刻ｔＧＢ’ （ｔＧＢ’ ＞ ｔＧＡ’ ）にお
いてデータ信号受信回路６のゲートが開くことになるが
、この場合にもデータはタイミング的に充分に余裕をも
ってブタ信号受信回路６に受信される。
このように、本実施例はバッファ１から出力されるクロ
ック信号の立上がり時間の遅延に応したタイミングでデ
ータ信号受信回路６のゲートを開くため、Ｃ０ＤＥＣの
データ信号出力タイミングの遅れが大きい場合でも、デ
ータ信号受信回路６はＣ０ＤＥＣからの出力データ信号
を確実に受信することができる。
ック信号の立上がり時間の遅延に応したタイミングでデ
ータ信号受信回路６のゲートを開くため、Ｃ０ＤＥＣの
データ信号出力タイミングの遅れが大きい場合でも、デ
ータ信号受信回路６はＣ０ＤＥＣからの出力データ信号
を確実に受信することができる。
以上説明したように本発明によれば、クロ・ソク信号送
出回路の出力信号を一定時間遅延させた信号を基準とし
て、データ受信回路におけるデータ信号の受信タイミン
グ信号を発生するように構成したため、クロック信号線
に接続されるデータ出列回路の数に影響されることなく
、該データ出力回路から出力されるデータ信号を確実に
受信して伝送することかできる。
出回路の出力信号を一定時間遅延させた信号を基準とし
て、データ受信回路におけるデータ信号の受信タイミン
グ信号を発生するように構成したため、クロック信号線
に接続されるデータ出列回路の数に影響されることなく
、該データ出力回路から出力されるデータ信号を確実に
受信して伝送することかできる。
第１図は本発明の一実施例を示す回路図、第２図は従来
方式および本発明の実施例における信号のタイミング図
、第３図は従来方式の回路構成を示す回路図である。 １・・バッファ、２．３−ｎ−Ｃ０ＤＥＣ，５−・バッ
ファ、６・・データ信号受信回路、７・・・遅延回路。
方式および本発明の実施例における信号のタイミング図
、第３図は従来方式の回路構成を示す回路図である。 １・・バッファ、２．３−ｎ−Ｃ０ＤＥＣ，５−・バッ
ファ、６・・データ信号受信回路、７・・・遅延回路。
Claims (1)
- クロック信号送出回路と、このクロック信号送出回路か
らのクロック信号を受け、該クロック信号に同期してデ
ータ信号を送出する回路と、前記データ送出回路からの
データ信号を受信する受信回路とから構成されるデータ
伝送系において、前記クロック信号送出回路の出力信号
を一定時間遅延させた信号を基準として、前記データ受
信回路におけるデータ信号の受信タイミング信号を発生
することを特徴とするデータ信号の受信タイミング発生
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167624A JPH0332242A (ja) | 1989-06-29 | 1989-06-29 | データ信号の受信タイミング発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167624A JPH0332242A (ja) | 1989-06-29 | 1989-06-29 | データ信号の受信タイミング発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332242A true JPH0332242A (ja) | 1991-02-12 |
Family
ID=15853241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167624A Pending JPH0332242A (ja) | 1989-06-29 | 1989-06-29 | データ信号の受信タイミング発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332242A (ja) |
-
1989
- 1989-06-29 JP JP1167624A patent/JPH0332242A/ja active Pending
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