JPH0758638A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0758638A JPH0758638A JP19936893A JP19936893A JPH0758638A JP H0758638 A JPH0758638 A JP H0758638A JP 19936893 A JP19936893 A JP 19936893A JP 19936893 A JP19936893 A JP 19936893A JP H0758638 A JPH0758638 A JP H0758638A
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- Japan
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- clock
- converter
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Abstract
(57)【要約】 （修正有）
【目的】伝送系統の一部を複数の信号の伝送に共用する
ことにより伝送系統を削減する。 【構成】クロック発生器２から出力されるクロックをア
ナログ信号処理部９，１４，１３に伝送する第１のフォ
トカプラと、演算制御部から出力されＡ／Ｄ変換器９の
変換開始タイミングを制御するトリガ信号と演算制御部
から出力され入力部１３を制御する制御コマンドとをク
ロックに基づいて多重化する多重化回路と、この多重化
回路の出力信号をアナログ信号処理部に伝送する第２の
フォトカプラ１７と、第１のフォトカプラ５を介して伝
送されるクロックと第２のフォトカプラ１７を介して伝
送される多重化信号に基づいてトリガ信号と制御コマン
ドを再生する再生回路と、Ａ／Ｄ変換器９の出力データ
をデジタル信号処理部ＣＰＵに伝送する第３のフォトカ
プラ８とで構成されたことを特徴とするもの。
ことにより伝送系統を削減する。 【構成】クロック発生器２から出力されるクロックをア
ナログ信号処理部９，１４，１３に伝送する第１のフォ
トカプラと、演算制御部から出力されＡ／Ｄ変換器９の
変換開始タイミングを制御するトリガ信号と演算制御部
から出力され入力部１３を制御する制御コマンドとをク
ロックに基づいて多重化する多重化回路と、この多重化
回路の出力信号をアナログ信号処理部に伝送する第２の
フォトカプラ１７と、第１のフォトカプラ５を介して伝
送されるクロックと第２のフォトカプラ１７を介して伝
送される多重化信号に基づいてトリガ信号と制御コマン
ドを再生する再生回路と、Ａ／Ｄ変換器９の出力データ
をデジタル信号処理部ＣＰＵに伝送する第３のフォトカ
プラ８とで構成されたことを特徴とするもの。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換装置に関し、
詳しくは、アナログ信号処理部とデジタル信号処理部を
フォトカプラで直流的に絶縁した状態で結合するように
構成されたＡ／Ｄ変換装置の改良に関するものである。
詳しくは、アナログ信号処理部とデジタル信号処理部を
フォトカプラで直流的に絶縁した状態で結合するように
構成されたＡ／Ｄ変換装置の改良に関するものである。
【０００２】
【従来の技術】Ａ／Ｄ変換装置の一種に、アナログ信号
処理部とデジタル信号処理部の相互間の干渉を防止した
り、フローティング入力を実現するために、両系統をフ
ォトカプラで直流的に絶縁して結合するように構成され
たものがある。図３は従来のこのようなＡ／Ｄ変換装置
の一例を示す回路図である。図において、Ａはアナログ
信号処理部、Ｄはデジタル信号処理部である。１はＣＰ
Ｕであり、装置全体の動作を制御する機能を有してい
る。２はクロック発生器であり、各部に必要なクロック
を供給する。３はパラレル／シリアル変換器であり、Ｃ
ＰＵ１から出力されるレンジコマンドなどのパラレルデ
ータをクロック発生器２から入力されるクロックのタイ
ミングに従ってシリアルデータ列に変換する。４はシリ
アル／パラレル変換器であり、外部から入力されるシリ
アルデータをクロック発生器２から入力されるクロック
のタイミングに従ってパラレルデータに変換してＣＰＵ
１に入力する。
処理部とデジタル信号処理部の相互間の干渉を防止した
り、フローティング入力を実現するために、両系統をフ
ォトカプラで直流的に絶縁して結合するように構成され
たものがある。図３は従来のこのようなＡ／Ｄ変換装置
の一例を示す回路図である。図において、Ａはアナログ
信号処理部、Ｄはデジタル信号処理部である。１はＣＰ
Ｕであり、装置全体の動作を制御する機能を有してい
る。２はクロック発生器であり、各部に必要なクロック
を供給する。３はパラレル／シリアル変換器であり、Ｃ
ＰＵ１から出力されるレンジコマンドなどのパラレルデ
ータをクロック発生器２から入力されるクロックのタイ
ミングに従ってシリアルデータ列に変換する。４はシリ
アル／パラレル変換器であり、外部から入力されるシリ
アルデータをクロック発生器２から入力されるクロック
のタイミングに従ってパラレルデータに変換してＣＰＵ
１に入力する。
【０００３】５〜８はアナログ信号処理部Ａとデジタル
信号処理部Ｄの相互間で信号を直流的に絶縁して伝送す
るためのフォトカプラである。フォトカプラ５はクロッ
ク発生器２から出力されるクロックをＡ／Ｄ変換器９の
クロック端子ＣＬＫに絶縁伝送し、フォトカプラ６はＣ
ＰＵ１からトリガ信号として出力されるＡ／Ｄ変換開始
信号ＣＮＶをＡ／Ｄ変換器９の端子ＣＮＶに絶縁伝送
し、フォトカプラ７はパラレル／シリアル変換器３の出
力データをシリアル／パラレル変換器１０に絶縁伝送す
る。１１はパラレル／シリアル変換器であり、Ａ／Ｄ変
換器９からＡ／Ｄ変換出力されるパラレル測定データを
シリアル測定データに変換する。このパラレル／シリア
ル変換器１１の出力データはフォトカプラ８を介してシ
リアル／パラレル変換器４に絶縁伝送される。なお、こ
れらシリアル／パラレル変換器１０およびパラレル／シ
リアル変換器１１はフォトカプラ５を介して伝送される
クロックに同期して変換動作を行う。１２はアナログ測
定信号の入力端子であり、入力部１３に接続されてい
る。入力部１３はアナログ測定信号のレベルを減衰させ
たり、ゼロ点校正やフルスパン校正などの動作切換も行
う。入力部１３の出力端子はアンプ１４に接続されてい
る。アンプ１４は入力部１３の出力信号をＡ／Ｄ変換器
９の変換特性に適したレベルに増幅してＡ／Ｄ変換器９
のアナログ入力端子Ａinに入力する。これら入力部１３
の動作切換やアンプ１４のゲインは、シリアル／パラレ
ル変換器１０の出力データに従って制御される。
信号処理部Ｄの相互間で信号を直流的に絶縁して伝送す
るためのフォトカプラである。フォトカプラ５はクロッ
ク発生器２から出力されるクロックをＡ／Ｄ変換器９の
クロック端子ＣＬＫに絶縁伝送し、フォトカプラ６はＣ
ＰＵ１からトリガ信号として出力されるＡ／Ｄ変換開始
信号ＣＮＶをＡ／Ｄ変換器９の端子ＣＮＶに絶縁伝送
し、フォトカプラ７はパラレル／シリアル変換器３の出
力データをシリアル／パラレル変換器１０に絶縁伝送す
る。１１はパラレル／シリアル変換器であり、Ａ／Ｄ変
換器９からＡ／Ｄ変換出力されるパラレル測定データを
シリアル測定データに変換する。このパラレル／シリア
ル変換器１１の出力データはフォトカプラ８を介してシ
リアル／パラレル変換器４に絶縁伝送される。なお、こ
れらシリアル／パラレル変換器１０およびパラレル／シ
リアル変換器１１はフォトカプラ５を介して伝送される
クロックに同期して変換動作を行う。１２はアナログ測
定信号の入力端子であり、入力部１３に接続されてい
る。入力部１３はアナログ測定信号のレベルを減衰させ
たり、ゼロ点校正やフルスパン校正などの動作切換も行
う。入力部１３の出力端子はアンプ１４に接続されてい
る。アンプ１４は入力部１３の出力信号をＡ／Ｄ変換器
９の変換特性に適したレベルに増幅してＡ／Ｄ変換器９
のアナログ入力端子Ａinに入力する。これら入力部１３
の動作切換やアンプ１４のゲインは、シリアル／パラレ
ル変換器１０の出力データに従って制御される。
【０００４】図４はトリガ信号（Ａ／Ｄ変換開始信号Ｃ
ＮＶ）を伝送するときのタイミングチャートであって、
（Ａ）はクロックを示し、（Ｂ）は測定データを示し、
（Ｃ）はレンジコマンドを示し、（Ｄ）はトリガ信号を
示している。すなわち、トリガ信号が入力されると、こ
れをきっかけにして測定データがクロックに同期してＡ
／Ｄ変換器９からＣＰＵ１に向けて伝送される。このと
き、レンジが変わると測定結果に悪影響を与えてしまう
ので、レンジコマンドはレンジが変わる方向には変化し
ないように配慮される。
ＮＶ）を伝送するときのタイミングチャートであって、
（Ａ）はクロックを示し、（Ｂ）は測定データを示し、
（Ｃ）はレンジコマンドを示し、（Ｄ）はトリガ信号を
示している。すなわち、トリガ信号が入力されると、こ
れをきっかけにして測定データがクロックに同期してＡ
／Ｄ変換器９からＣＰＵ１に向けて伝送される。このと
き、レンジが変わると測定結果に悪影響を与えてしまう
ので、レンジコマンドはレンジが変わる方向には変化し
ないように配慮される。
【０００５】図５はレンジコマンドを伝送するときのタ
イミングチャートであり、（Ａ）はクロックを示し、
（Ｂ）は測定データを示し、（Ｃ）はレンジコマンドを
示し、（Ｄ）はトリガ信号（Ａ／Ｄ変換開始信号ＣＮ
Ｖ）を示している。すなわち、入力部１３やアンプ１４
のレンジを変えるためのレンジコマンドの伝送は、ある
トリガ信号と次のトリガ信号との間で、しかも測定デー
タの伝送が行われていないときに行われる。
イミングチャートであり、（Ａ）はクロックを示し、
（Ｂ）は測定データを示し、（Ｃ）はレンジコマンドを
示し、（Ｄ）はトリガ信号（Ａ／Ｄ変換開始信号ＣＮ
Ｖ）を示している。すなわち、入力部１３やアンプ１４
のレンジを変えるためのレンジコマンドの伝送は、ある
トリガ信号と次のトリガ信号との間で、しかも測定デー
タの伝送が行われていないときに行われる。
【０００６】
【発明が解決しようとする課題】ところで、図３の構成
によれば、トリガ信号（Ａ／Ｄ変換開始信号ＣＮＶ）と
レンジコマンドは必ず別の時間に伝送されるにもかかわ
らず、それぞれの伝送にあたっては独立した伝送系統が
用いられていた。しかし、このように多数の伝送系統を
用いることはフォトカプラの使用数が増えるということ
になり、 部品点数の増加に伴う信頼性の低下 基板上の占有面積の増大による基板の大型化とそれに
伴う機器の大型化 部品点数の増加や基板の大型化によるコストアップ などの問題点がある。
によれば、トリガ信号（Ａ／Ｄ変換開始信号ＣＮＶ）と
レンジコマンドは必ず別の時間に伝送されるにもかかわ
らず、それぞれの伝送にあたっては独立した伝送系統が
用いられていた。しかし、このように多数の伝送系統を
用いることはフォトカプラの使用数が増えるということ
になり、 部品点数の増加に伴う信頼性の低下 基板上の占有面積の増大による基板の大型化とそれに
伴う機器の大型化 部品点数の増加や基板の大型化によるコストアップ などの問題点がある。
【０００７】本発明はこのような問題点を解決するもの
であって、その目的は、伝送系統の一部を複数の信号の
伝送に共用することにより伝送系統を削減できるＡ／Ｄ
変換装置を実現することにある。
であって、その目的は、伝送系統の一部を複数の信号の
伝送に共用することにより伝送系統を削減できるＡ／Ｄ
変換装置を実現することにある。
【０００８】
【課題を解決するための手段】本発明は、このような問
題点を解決するために、入力部およびＡ／Ｄ変換器を含
むアナログ信号処理部と、クロック発生器および演算制
御部を含むデジタル信号処理部がフォトカプラを介して
直流的に絶縁結合されたＡ／Ｄ変換装置において、前記
クロック発生器から出力されるクロックをアナログ信号
処理部に伝送する第１のフォトカプラと、前記演算制御
部から出力されＡ／Ｄ変換器の変換開始タイミングを制
御するトリガ信号と演算制御部から出力され入力部を制
御する制御コマンドとをクロックに基づいて多重化する
多重化回路と、この多重化回路の出力信号をアナログ信
号処理部に伝送する第２のフォトカプラと、第１のフォ
トカプラを介して伝送されるクロックと第２のフォトカ
プラを介して伝送される多重化信号に基づいて前記トリ
ガ信号と制御コマンドを再生する再生回路と、前記Ａ／
Ｄ変換器の出力データをデジタル信号処理部に伝送する
第３のフォトカプラ、とで構成されたことを特徴とす
る。
題点を解決するために、入力部およびＡ／Ｄ変換器を含
むアナログ信号処理部と、クロック発生器および演算制
御部を含むデジタル信号処理部がフォトカプラを介して
直流的に絶縁結合されたＡ／Ｄ変換装置において、前記
クロック発生器から出力されるクロックをアナログ信号
処理部に伝送する第１のフォトカプラと、前記演算制御
部から出力されＡ／Ｄ変換器の変換開始タイミングを制
御するトリガ信号と演算制御部から出力され入力部を制
御する制御コマンドとをクロックに基づいて多重化する
多重化回路と、この多重化回路の出力信号をアナログ信
号処理部に伝送する第２のフォトカプラと、第１のフォ
トカプラを介して伝送されるクロックと第２のフォトカ
プラを介して伝送される多重化信号に基づいて前記トリ
ガ信号と制御コマンドを再生する再生回路と、前記Ａ／
Ｄ変換器の出力データをデジタル信号処理部に伝送する
第３のフォトカプラ、とで構成されたことを特徴とす
る。
【０００９】
【作用】アナログ信号処理部のＡ／Ｄ変換器の変換開始
タイミングを制御するトリガ信号とアナログ信号処理部
の入力部を制御する制御コマンドはクロックに基づいて
多重化され、１つのフォトカプラを介してデジタル信号
処理部からアナログ信号処理部に伝送される。
タイミングを制御するトリガ信号とアナログ信号処理部
の入力部を制御する制御コマンドはクロックに基づいて
多重化され、１つのフォトカプラを介してデジタル信号
処理部からアナログ信号処理部に伝送される。
【００１０】アナログ信号処理部ではこの多重化信号と
他のフォトカプラを介して伝送されるクロックに基づい
てトリガ信号と制御コマンドを再生する。そして、Ａ／
Ｄ変換器の出力データはさらに異なる他のフォトカプラ
を介してデジタル信号処理部に伝送される。これによ
り、従来の構成に比べてフォトカプラを１個減らすこと
ができ、それに伴って信頼性の向上，小型化およびコス
トダウンが図れる。
他のフォトカプラを介して伝送されるクロックに基づい
てトリガ信号と制御コマンドを再生する。そして、Ａ／
Ｄ変換器の出力データはさらに異なる他のフォトカプラ
を介してデジタル信号処理部に伝送される。これによ
り、従来の構成に比べてフォトカプラを１個減らすこと
ができ、それに伴って信頼性の向上，小型化およびコス
トダウンが図れる。
【００１１】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の一実施例の回路図であり、図４と共
通する部分には同一符号を付けている。図１において、
１５は同期パルス発生器であり、ＣＰＵ１から変換開始
信号ＣＮＶが入力されるとともにクロック発生器２から
クロックφＡが入力されている。このクロック発生器２
の出力信号はアンドゲート１６の一方の入力端子に加え
られている。アンドゲート１６の他方の入力端子にはパ
ラレル／シリアル変換器３の出力信号が加えられてい
る。アンドゲート１６の出力信号はフォトカプラ１７を
介してＤ型フリップフロップ１８，１９のデータ端子Ｄ
に加えられている。Ｄ型フリップフロップ１８のクロッ
ク端子ＣＬＫにはクロック発生器２からフォトカプラ５
を介して加えられるクロックφＣがそのままクロックφ
Ｄとして入力され、Ｄ型フリップフロップ１９のクロッ
ク端子ＣＬＫにはクロックφＤがインバータ２０を介し
て入力されている。また、クロックφＤはＡ／Ｄ変換器
９およびパラレル／シリアル変換器１１のクロック端子
にも入力され、インバータ２０の出力信号はシリアル／
パラレル変換器１０のクロック端子にも入力されてい
る。
る。図１は本発明の一実施例の回路図であり、図４と共
通する部分には同一符号を付けている。図１において、
１５は同期パルス発生器であり、ＣＰＵ１から変換開始
信号ＣＮＶが入力されるとともにクロック発生器２から
クロックφＡが入力されている。このクロック発生器２
の出力信号はアンドゲート１６の一方の入力端子に加え
られている。アンドゲート１６の他方の入力端子にはパ
ラレル／シリアル変換器３の出力信号が加えられてい
る。アンドゲート１６の出力信号はフォトカプラ１７を
介してＤ型フリップフロップ１８，１９のデータ端子Ｄ
に加えられている。Ｄ型フリップフロップ１８のクロッ
ク端子ＣＬＫにはクロック発生器２からフォトカプラ５
を介して加えられるクロックφＣがそのままクロックφ
Ｄとして入力され、Ｄ型フリップフロップ１９のクロッ
ク端子ＣＬＫにはクロックφＤがインバータ２０を介し
て入力されている。また、クロックφＤはＡ／Ｄ変換器
９およびパラレル／シリアル変換器１１のクロック端子
にも入力され、インバータ２０の出力信号はシリアル／
パラレル変換器１０のクロック端子にも入力されてい
る。
【００１２】図１の動作を図２のタイミングチャートを
用いて説明する。図において、（Ａ）はクロックφＣを
示し、（Ｂ）はクロックφＡを示し、（Ｃ）はクロック
φＢを示し、（Ｄ）は同期パルス発生器１５の出力を示
し、（Ｅ）はクロックφＤを示し、（Ｆ）はパラレル／
シリアル変換器３の出力を示し、（Ｇ）はアンドゲート
１６の出力を示し、（Ｈ）はＤ型フリップフロップ１８
の出力を示し、（Ｉ）はＤ型フリップフロップ１９の出
力を示し、（Ｊ）はシリアル／パラレル変換器１０の出
力を示している。
用いて説明する。図において、（Ａ）はクロックφＣを
示し、（Ｂ）はクロックφＡを示し、（Ｃ）はクロック
φＢを示し、（Ｄ）は同期パルス発生器１５の出力を示
し、（Ｅ）はクロックφＤを示し、（Ｆ）はパラレル／
シリアル変換器３の出力を示し、（Ｇ）はアンドゲート
１６の出力を示し、（Ｈ）はＤ型フリップフロップ１８
の出力を示し、（Ｉ）はＤ型フリップフロップ１９の出
力を示し、（Ｊ）はシリアル／パラレル変換器１０の出
力を示している。
【００１３】クロックφＣとクロックφＡの位相関係は
４５°ずれている。また、クロックφＢはクロックφＡ
の位相を反転させた関係になっている。クロックφＤの
位相はクロックφＣと同相になっている。同期パルス発
生器１５は、ＣＰＵ１から入力される変換開始信号ＣＮ
Ｖをトリガ信号として、クロックφＡに同期した半周期
のパルスを発生してアンドゲート１６に出力する。パラ
レル／シリアル変換器３は、ＣＰＵ１から加えられるパ
ラレルデータをクロックφＢに同期してシリアルデータ
に変換し、アンドゲート１６に出力する。図２の実施例
では、スタートビットが２ビット（００）でデータビッ
ト長が４ビット（１０１０）の例を示している。同期パ
ルス発生器１５の出力パルスおよびパラレル／シリアル
変換器３のシリアルデータは、それぞれクロックφＡ，
φＢがＨレベルのときにアクティブになってＬレベルの
ときはインアクティブになる。これら同期パルス発生器
１５およびパラレル／シリアル変換器３の出力はアンド
ゲート１６でそれらの論理積がとられ、その出力データ
はフォトカプラ１７を介してＤ型フリップフロップ１
８，１９にデータとして加えられる。
４５°ずれている。また、クロックφＢはクロックφＡ
の位相を反転させた関係になっている。クロックφＤの
位相はクロックφＣと同相になっている。同期パルス発
生器１５は、ＣＰＵ１から入力される変換開始信号ＣＮ
Ｖをトリガ信号として、クロックφＡに同期した半周期
のパルスを発生してアンドゲート１６に出力する。パラ
レル／シリアル変換器３は、ＣＰＵ１から加えられるパ
ラレルデータをクロックφＢに同期してシリアルデータ
に変換し、アンドゲート１６に出力する。図２の実施例
では、スタートビットが２ビット（００）でデータビッ
ト長が４ビット（１０１０）の例を示している。同期パ
ルス発生器１５の出力パルスおよびパラレル／シリアル
変換器３のシリアルデータは、それぞれクロックφＡ，
φＢがＨレベルのときにアクティブになってＬレベルの
ときはインアクティブになる。これら同期パルス発生器
１５およびパラレル／シリアル変換器３の出力はアンド
ゲート１６でそれらの論理積がとられ、その出力データ
はフォトカプラ１７を介してＤ型フリップフロップ１
８，１９にデータとして加えられる。
【００１４】すなわち、ＣＰＵ１から出力されるアナロ
グ信号処理部ＡのＡ／Ｄ変換器９の変換開始タイミング
を制御するトリガ信号とアナログ信号処理部Ａの入力部
１３やアンプ１４を制御する制御コマンドがクロックに
基づいて多重化され、１つのフォトカプラ１７を介して
デジタル信号処理部Ｄからアナログ信号処理部Ａに伝送
される。
グ信号処理部ＡのＡ／Ｄ変換器９の変換開始タイミング
を制御するトリガ信号とアナログ信号処理部Ａの入力部
１３やアンプ１４を制御する制御コマンドがクロックに
基づいて多重化され、１つのフォトカプラ１７を介して
デジタル信号処理部Ｄからアナログ信号処理部Ａに伝送
される。
【００１５】Ｄ型フリップフロップ１８はクロックφＤ
の立ち上がりエッジでデータをサンプリングし、Ｄ型フ
リップフロップ１９はクロックφＤの反転信号の立ち上
がりエッジでデータをサンプリングする。ここで、同期
パルス発生器１５の出力はクロックφＡに同期している
のでクロックφＤの立ち上がりエッジでサンプリングさ
れ、（Ｈ）のように変換開始信号ＣＮＶとして再生され
てＡ／Ｄ変換器９に加えられる。一方、パラレル／シリ
アル変換器３の出力はクロックφＤの立ち下がりエッジ
でサンプリングされ、（Ｉ）のようなシリアルデータ列
が再生されてシリアル／パラレル変換器１０に入力され
る。シリアル／パラレル変換器１０は、スタートビット
を判断して（Ｊ）のようなパラレルデータに変換する。
このように変換されたパラレルデータは、入力部１３や
アンプ１４のゲイン切換などの制御データとして用いら
れる。
の立ち上がりエッジでデータをサンプリングし、Ｄ型フ
リップフロップ１９はクロックφＤの反転信号の立ち上
がりエッジでデータをサンプリングする。ここで、同期
パルス発生器１５の出力はクロックφＡに同期している
のでクロックφＤの立ち上がりエッジでサンプリングさ
れ、（Ｈ）のように変換開始信号ＣＮＶとして再生され
てＡ／Ｄ変換器９に加えられる。一方、パラレル／シリ
アル変換器３の出力はクロックφＤの立ち下がりエッジ
でサンプリングされ、（Ｉ）のようなシリアルデータ列
が再生されてシリアル／パラレル変換器１０に入力され
る。シリアル／パラレル変換器１０は、スタートビット
を判断して（Ｊ）のようなパラレルデータに変換する。
このように変換されたパラレルデータは、入力部１３や
アンプ１４のゲイン切換などの制御データとして用いら
れる。
【００１６】すなわち、アナログ信号処理部Ａではフォ
トカプラ１７を介して入力される多重化信号とフォトカ
プラ５を介して伝送されるクロックに基づいてトリガ信
号と制御コマンドを再生する。そして、Ａ／Ｄ変換器９
の出力データはフォトカプラ８を介してデジタル信号処
理部Ｄに伝送される。これにより、従来の構成に比べて
フォトカプラおよび伝送線路を１系統減らすことがで
き、信頼性の向上，小型化およびコストダウンが図れ
る。
トカプラ１７を介して入力される多重化信号とフォトカ
プラ５を介して伝送されるクロックに基づいてトリガ信
号と制御コマンドを再生する。そして、Ａ／Ｄ変換器９
の出力データはフォトカプラ８を介してデジタル信号処
理部Ｄに伝送される。これにより、従来の構成に比べて
フォトカプラおよび伝送線路を１系統減らすことがで
き、信頼性の向上，小型化およびコストダウンが図れ
る。
【００１７】なお、このような構成によれば、Ａ／Ｄ変
換信号は同期パルス発生器１５での遅れとクロックφＤ
の遅れに支配されるので、これらの遅れがＡ／Ｄ変換信
号のジッタになるが、Ａ／Ｄ変換動作がクロックφＣに
同期して行われるとするとクロックφＤの遅れのみとな
り、従来と同様の時間軸確度で測定を行うことができ
る。
換信号は同期パルス発生器１５での遅れとクロックφＤ
の遅れに支配されるので、これらの遅れがＡ／Ｄ変換信
号のジッタになるが、Ａ／Ｄ変換動作がクロックφＣに
同期して行われるとするとクロックφＤの遅れのみとな
り、従来と同様の時間軸確度で測定を行うことができ
る。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、伝送系統の一部を複数の信号の伝送に共用するこ
とによりフォトカプラを含む伝送系統を削減できるＡ／
Ｄ変換装置を実現することができる。
れば、伝送系統の一部を複数の信号の伝送に共用するこ
とによりフォトカプラを含む伝送系統を削減できるＡ／
Ｄ変換装置を実現することができる。
【図１】本発明の一実施例の回路図である。
【図２】図１の動作を説明するフローチャートである。
【図３】従来のＡ／Ｄ変換装置の一例を示す回路図であ
る。
る。
【図４】図３でトリガ信号（Ａ／Ｄ変換開始信号ＣＮ
Ｖ）を伝送するときのタイミングチャートである。
Ｖ）を伝送するときのタイミングチャートである。
【図５】図３でレンジコマンドを伝送するときのタイミ
ングチャートである。
ングチャートである。
１ ＣＰＵ ２ クロック発生器 ３，１１ パラレル／シリアル変換器 ４，１０ シリアル／パラレル変換器 ５，８，１７ フォトカプラ ９ Ａ／Ｄ変換器 １２ 入力端子 １３ 入力部 １４ アンプ １５ 同期パルス発生器 １６ アンドゲート １８，１９ Ｄ型フリップフロップ ２０ インバータ
Claims (1)
- 【請求項１】入力部およびＡ／Ｄ変換器を含むアナログ
信号処理部と、クロック発生器および演算制御部を含む
デジタル信号処理部がフォトカプラを介して直流的に絶
縁結合されたＡ／Ｄ変換装置において、 前記クロック発生器から出力されるクロックをアナログ
信号処理部に伝送する第１のフォトカプラと、 前記演算制御部から出力されＡ／Ｄ変換器の変換開始タ
イミングを制御するトリガ信号と演算制御部から出力さ
れ入力部を制御する制御コマンドとをクロックに基づい
て多重化する多重化回路と、 この多重化回路の出力信号をアナログ信号処理部に伝送
する第２のフォトカプラと、 第１のフォトカプラを介して伝送されるクロックと第２
のフォトカプラを介して伝送される多重化信号に基づい
て前記トリガ信号と制御コマンドを再生する再生回路
と、 前記Ａ／Ｄ変換器の出力データをデジタル信号処理部に
伝送する第３のフォトカプラ、 とで構成されたことを特徴とするＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936893A JPH0758638A (ja) | 1993-08-11 | 1993-08-11 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936893A JPH0758638A (ja) | 1993-08-11 | 1993-08-11 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758638A true JPH0758638A (ja) | 1995-03-03 |
Family
ID=16406600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19936893A Pending JPH0758638A (ja) | 1993-08-11 | 1993-08-11 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1052780A3 (de) * | 1999-05-12 | 2003-08-06 | Siemens Aktiengesellschaft | Integrierter Schaltkreis mit einem A/D- oder D/A-Wandler mit galvanischer Trennung |
-
1993
- 1993-08-11 JP JP19936893A patent/JPH0758638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1052780A3 (de) * | 1999-05-12 | 2003-08-06 | Siemens Aktiengesellschaft | Integrierter Schaltkreis mit einem A/D- oder D/A-Wandler mit galvanischer Trennung |
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