JPS6143745B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、コンピユータシステム（特に使用者
が常勤の有能なコンピユータプログラマを雇用し
ない小型コンピユータシステム）の使用者が自由
にかつ安心して個々の必要又は要望に応じ映像デ
イスプレイ装置、フロツピーデイスクデータ記憶
装置、ハードデイスク記憶装置、プリンタ、通信
設備、テープ装置、電話管理システム等のシステ
ム周辺装置を付加え又は取りはずしてシステムを
形成又は変形することに係る。たとえば従来技術
システムのあるものでは、使用者が実際の回路構
成又は正しい回路カードをシステムのシヤーシの
正しい係合位置に置かない場合、周辺装置は（接
続されているとして）正常動作せず、システム全
体も正常動作しない。 モジユールを追加すればデータ処理システムの
記憶容量が増大し、又モジユラー周辺装置を処理
システムに追加すれば動作機能が増加することは
コンピユータ分野でよく知られている。しかし、
今までのところ、かかる「モジユラー」の追加や
取りはずしが可能なシステムは、幾つかのハード
ウエア（回路構成）がモジユール（つまりインタ
フエース回路及び周辺装置）の追加を受け入れる
特徴を有していなければならなかつた。たとえ
ば、従来のシステムの第１の特徴は、各インタフ
エース回路カードはその一部として内在的デコー
ド回路を有することであり、これにより主システ
ムがモジユラー装置と通信する必要があるときか
かるインタフエース回路（カード）を保持するス
ロツト手段中の実際の位置にかかわりなくインタ
フエース回路がアドレスされる。従来技術におい
て、かかるデコード回路は所定型式の各モジユラ
ー装置（例えば、フロツピーデイスク装置）に対
し、標準的なアドレス回路構成が設けられてお
り、標準的アドレスを変更する必要がある場合
は、アドレスデコード回路に対し、ジヤパン又は
ワイヤラツプの変更が追加され又は行われて「ア
ドレスが変更される」。第３に、（各インタフエー
ス回路がアドレス可能であるから）かかるシステ
ムにはある程度の交換可能性があるが、かかるシ
ステムでは通常インタフエース回路カードは一群
の能動インタフエース回路間の優先度の決定方法
を実現するべく順番に配置されたスロツト中にお
かれねばならない。 従来技術では「順番の」スロツト中を順次走査
する回路構成は「直列」状であつた。かかる構成
では能動インタフエース回路カード間には空いた
スロツトがあつてはならず、従来技術においては
これが制約となつていた。また、追加しうるモジ
ユラー周辺装置が増加すると、Ｉ／Ｏ装置のアド
レスのために必要な分のメモリスペースの量その
ものが増大する。更に従来技術では診断ルーチン
命令は主システムの記憶装置中に記憶されている
ため、選択的に追加可能なモジユラー装置の数が
増加するとインタフエース（及び周辺装置自体）
のための診断ルーチンを記憶するために必要な分
のメモリスペースの量が増加する。上記の如きメ
モリスペースの使用が増加すると当然問題を解決
するプログラムに使用しうるメモリスペースの量
が減少する。このようなメモリの減少は追加費用
をかけて記憶容量を追加すればおぎなわれる。 本発明は、各インタフエース回路カード上にア
ドレスデコード回路を設ける必要をなくし、優先
度決定方式を受け入れるためのインタフエース回
路カードを特定のスロツトでの「順序づけ」をな
くし、能動的インタフエース回路間に空いたスロ
ツトがあつてもよいようにし、選択的周辺装置数
が増加したときのアドレスを収容するためのメモ
リアドレススペースを使用する必要をなくし、選
択的周辺装置数が増加したときに追加される診断
命令を収容するための記憶容量のむだをなくす。 本発明では、各インタフエース回路カードがシ
ヤーシに挿入されると、カードが挿入された特定
の物理的位置に選択カードがあることを示す信号
が発生する。更に、本システムでは、各回路カー
ドは、アドレス端子がデータ処理システム中のデ
コーダ回路に順次接続される保持手段にある位置
アドレス端子に接続される。これらの特徴の第１
により、回路がその場所にアドレスされている
が、かかる回路がない場合、システムが通信がな
いとは見なさず回路が不完全であるとみなす。特
徴の第２により、任意の回路カードをアドレスす
るハードウエアが減り、又回路カードを交換しう
るようにするシステムの自己構成が単純になる。
また、本発明では各インタフエースカードは、イ
ンタフエースカードがその位置アドレスでアドレ
スされている場合、どのインタフエースカードが
存在するのかを示す複数の信号の発生する、好ま
しい実施例ではROMによる手段を有する。この
特徴によりシステムは特定のインタフエース回路
カード（つまり特定の周辺装置）を表わすアドレ
ス信号に応じたスロツトアドレスを「探し出す」
のに用いる構成表をメモリ中に作ることが可能で
ある。また、本発明は、２つ以上インタフエース
カードが（協働する周辺装置に応じて）共通のデ
ータフロー経路の制御を必要とするとき、所定の
優先順位でどの必要インタフエース回路が制御す
べきかを決定する判定装置を提供する。 第１図を参照する。第１図には、１方向に流れ
るデータフロー経路でCPU１３に接続され、１
方向データフロー経路でデータアドレスバス１５
（Ｄ／Ａバス１５）に通ずる「パワーアツプ」回
路１１がある。CPU１３は２方向信号フロー経
路でデータアドレスバス１５に接続されている。
また、CPU１３は２方向信号経路１７で制御論
理回路１９に接続されている。 制御論理回路１９は２方向信号経路によりＤ／
Ａバス１５に、そして２方向信号経路により判定
回路２３に接続されている。制御論理回路１９は
システム全体の回路要素の多くにC.S.と表示され
た制御信号を供給する。 第１図の右側には、３つのインタフエース選択
回路カード２５，２７及び２９が示されている。
インタフエース２７と２９の間の破線はそこにシ
ステムが利用しうる幾つかの他のインタフエース
回路があることを示す。好ましい実施例において
は、そこに６つのかかるインタフエース回路選択
カードがある。各インタフエース選択カード２
５，２７及び２９はそれぞれ２方向信号フロー経
路で協働するデータ応答手段３１，３３及び３５
に接続される。データ応答手段はフロツピーデイ
スク駆動、ハードデイスク駆動、ビデオデイスク
プレイ装置、電話システム他とともに用いる通信
設備、テープ装置等の周辺装置でよい。 各インタフエース回路選択カードはライン３７
の協働する１本を通じて選択存在レジスタ３９に
接続されている。選択存在レジスタ３９は１方向
データフロー経路４０によりデータアドレスバス
１５に接続されている。多くのデータフロー経路
は図面中二重線で示されているが、これはデータ
の通過量が大きいこと、又は複数のラインである
ことを示すためである。しかし、図中単一線で示
されているデータフロー経路のどれも実際には数
本の電線又はそれらが接続されるユニツトへの数
個のオーム接続を表わす。 各インタフエース回路選択カード２５，２７及
び２９は二方向信号経路６５により判定回路２３
へ接続され、P.A.（位置アドレス）と表示され
た１方向電流経路（５９等）を通じてデータアド
レスバス１５へ接続される。また、各インタフエ
ース回路選択カード２５，２７及び２９は２方向
信号経路６１，６２及び６４によりデータアドレ
スバス１５に接続される。インタフエース回路選
択カードからデータアドレスバス１５へのこれら
様々な経路の意義は以下の説明とともにより明確
となる。 第１図左下部分には、２方向データフロー経路
によりインタフエース回路４２を介してデータア
ドレスバス１５に接続されるキーボード４１が示
され、２方向データフロー経路によりインタフエ
ース回路４４を介してデータアドレスバス１５に
接続されるプリンタ４３も示されている。また、
一方向信号経路によりＤ／Ａバス１５に接続され
る割込み制御手段４６が示されている。割込み制
御回路４６の右側には、２方向経路６３によりデ
ータアドレスバス１５に接続されるRAM４５及
びRAM４５の右側にやはりデータアドレスバス
１５に２方向的に接続されるROM４７がある。
最後に、１方向データフロー経路によりＤ／Ａバ
ス１５に接続される装置デコーダ４９及び１方向
データ経路によりＤ／Ａバス１５に接続される位
置アドレスデコーダ５１が示されている。 システムへ電源が最初に接続又は入れられたと
き、「パワーアツプ」回路は、４段階の直流電
源、好ましい実施例ではたとえば＋５ボルト、−
12ボルト、＋12ボルト、及び０ボルトの電源を形
成する。直流電源の発生は従来の方法で行うこと
ができ、当業者には良く知られている。本システ
ムでは、電源が安定した際、第１の「パワー
OK」信号が発生してCPU１３に伝わり、これに
よつてCPUは制御論理回路１９と協働してシス
テム中の全ユニツトをクリア及び／又はリセツト
するリセツト又はクリア信号を発生させる命令を
ROM４７から引き出す。本明細書ではデータ処
理システムの大部分は、発明がそれに属さないの
で示さず、また説明を簡単にするため、データ処
理システムそのものの多くは詳細には説明しな
い。現在説明しているのは発明に関する説明を明
確に理解するための背景説明である。動作を周知
のコンピユータ回路に関して説明する場合、説明
はそれについてすることになろう。現在説明中の
動作、特にCPU関係のそれについては、CPU１
３は１個又は複数個のCPUチツプでよく、集積
回路製造業数社から購入可能である。好ましい実
施例では、CPUはデジタルエクイツプ社発行、
1981年著作の刊行物「マイクロ コンピユーター
ズ アンド メモリズ」に記載されている型式の
CPUでよい。ROM４７は市販されているROMの
どれでもよく、好ましい実施例ではROM４７は
テキサス インスツルメンツ社製のTMS−4764
である。 制御論理回路１９は、第１の期間はアドレスス
トローブ信号、そののち無信号期間、続いてデー
タストローブ信号及びそののちの無信号期間をな
し、先行するクロツク信号サイクルの後はそれ自
体を繰り返すクロツク信号発生器を含まねばなら
ない。制御回路は命令によりクロツク発生器を
「空動作」させることが可能でなければならな
い。また、制御回路はデータ信号フロー又はアド
レス信号フローを共通データフロー経路へ又はこ
れから流す読み出し又は書込み信号の如き制御信
号を供給しうるものでなければならない。かかる
制御回路は幾通りもの方法で実現しえ、かかる方
法はコンピユータ等のデータ処理装置の当業者に
とり今では周知である。 クリア操作の後、第２の「パワーOK」信号が
「パワーアツプ」回路により発生し、この信号は
CPU１３に伝送される。第２の「パワーOK」信
号に応じて、CPU１３はROM４７から命令を引
き出し、大きく破線で囲んで示すマザーボード５
３上のシステムユニツトは診断ルーチンをほどこ
される。診断ルーチンはコンピユータ分野では周
知であるから、かかるルーチンは本明細書では論
じない。 システムが診断ルーチンまたはマザーボード５
３上の主要ユニツトのテストをおえたのち、
ROM４７からの命令によりCPU１３は制御論理
回路１９を通じて選択存在レジスタ３９をアドレ
スし特にライン５５に信号があるかないかを調べ
るためにそのゼロ位置を問い合わせる。インタフ
エース選択カード２５が保持手段又はカードを保
持するシステムのシヤーシ部のスロツトに物理的
に挿入された場合、ゼロ位置に存在するカードが
あることを示す信号をライン５５に供給するスイ
ツチが閉成する。システムはまずその決定を行う
レジスタ３９に問い合わせる。なぜなら、そうせ
ず直接インタフエース回路カード２５をアドレス
するステツプに進むと、いかなる理由でそのカー
ドに問い合わせしたにしろ、存在すべきカードが
欠けていることはシステムにとりカード２５上の
回路が正しく動作していないことを示し、一層悪
い場合は動作が「行きづまる」原因となる。 システムがレジスタ３９に問い合わせ、ライン
５５に信号のあることが決まつたあとでシステム
はROM４７からの別の命令に応じてスロツトゼ
ロのためのアドレス信号を位置アドレスデコーダ
５１に送る。位置アドレスデコーダ５１は（好ま
しい実施例では）６つの異なるP.A.信号を発生
することができる。前述の如く、好ましい実施例
では６通りの選び方があり、従つて６本のライン
及び６つのかかる信号が示されているが、選び方
の数は６通りでなくともよい。ゼロ位置のアドレ
ス信号が位置アドレスデコーダ５１に伝送される
から、ゼロP.A.ライン５７のみが信号を有し、
これはデータアドレスバス１５に、そしてそこか
らライン５９に沿つてインタフエース回路選択カ
ード２５に伝送される。第２図からよりよくわか
るように、ライン５９上の信号はカード２５上の
ある論理回路を動作させる。好ましい実施例で
は、アドレス信号を位置アドレスデコーダ５１に
供給する同一のアドレスワードはビツト又は信号
も２方向電流経路６１を通してインタフエースカ
ード２５に供給する。好ましい実施例では７個の
かかるビツトが利用可能であるが、その他の個数
でもよい。７ビツトの場合、インタフエースカー
ド２５（及び適宜の時には他のインタフエースカ
ード全て）は128通りのアドレスが可能である。
第１の動作では、通常７ビツトがインタフエース
回路でデコードされるためインタフエースカード
上の記録装置はインタフエースカードが存在する
ことを示す信号を伝送又は発生する。従つて、シ
ステムが初めにスロツト位置にアドレスすること
に応じて、インタフエースカードが存在するこ
と、よつて周辺装置が特定のスロツト又は保持手
段位置に接続されていることを示す一組の確認信
号がインタフエースカードから伝送される。確認
信号はシステムにより構成表をメモリ中に作るの
を助けるために使用される。これは幾つかのソフ
トウエア技術に応じて行ないうる。好ましい実施
例ではメモリのある一部が回路カードの位置アド
レスに関する情報を記憶するためにとつておかれ
る。スロツト位置アドレスは構成表の一部として
メモリの一定部分に記憶される。位置アドレスを
構成表から引き出すのに使用されるアドレス情報
はインタフエース回路カード上にあるROM１２
３（第２図）から得られる確認信号により一部生
成される。このようにして、たとえばフロツピー
デイスクからの応用プログラムが進行中で、プロ
グラムはインタフエース回路２５と協働する周辺
装置をアドレスすることを意図する場合、確認信
号は構成表をアドレスするために一部使用され、
従つて位置アドレス信号がそこから引き出され、
カード２５が入れられているスロツトゼロ用のP.
A.信号を発生するデコーダ５１に伝送される。 上記の特徴はインタフエースカードを６つのス
ロツトのどれにでも容易に入れかえられるように
する特徴のうちの１つである。インタフエース回
路カードはそれ自身の確認信号を発生し、それら
の信号はメモリ中に構成表を作成するために一部
使用されるから、プログラムはシステムがあるイ
ンタフエース回路カードのある位置にあることを
知るために変更されなくてよい。自己形状は透明
でもよく使用者に未知のものでもよい。 かかるシステムはシステムとともに使用する任
意の数のインタフエース回路を有しえ、この数は
応用を応げるにつれて増大するから、以前はかか
るシステムはシステムのメモリの大きな部分を次
のために特性にしていた。(1)使用されうるインタ
フエースカードの各々にＩ／Ｏアドレスを提供す
る。(2)システムのメモリ中の使用されうるインタ
フエース回路の各々に動作される診断ルーチンを
記憶する。 本システムは、スロツトをアドレス可能にし、
何枚のカードを使用するかにかかわりなく（従来
装置ではＮ枚の回路カードに費やすアドレス分に
比べて）単に６個のスロツトをアドレスせしめる
構成表を作成することで回路カードアドレス用の
メモリアドレス分の使用を減らす。又、本発明は
各回路カードに診断ルーチン又は個々のカードの
インタフエース回路の重要な要素をテストする一
組の命令を記憶する記憶装置を設けることで、使
用されうる各回路カード用の診断ルーチンを記憶
しないですむ。 本装置はROMからの命令で選択存在レジスタ
３９により選択カードが存在するかどうかを発見
するため各保持手段位置をテストするよう動作し
つづけ、選択カードの存在する各位置から各位置
でのインタフエース回路存在の確認信号を引き出
しつづける。自己構成の完了後、システムは一部
が各スロツトの回路を示すアドレス信号に応答し
て各スロツト又は保持部材位置を正しくアドレス
する準備をする。 その後、システムは各カード２５，２７及び２
９に診断ルーチンを作動させることで動作を続行
する。システムはそれらのアドレスでインタフエ
ース回路をアドレスし、各カード上のROMが、
回路カードの重要な要素の各々をテストする
RAM４５へ命令を順次戻す一連のステツプを踏
んでいくようにさせて上記のことを完了する。こ
れは第２図を検討すればさらによく理解される。 インタフエースカードの相互交換性について起
こりうる別の問題は、実際に２つ以上のインタフ
エースカード又は周辺装置が共通データフロー経
路の制御を必要とする場合、回路のどれに、又は
それらが接続する周辺装置のどれに実際に制御要
求を許可するかを決定する問題である。インタフ
エースカードが所定の位置にとどまつている場合
は、システムは位置自体がある形式の優先度を表
わすことを知つて、それらの所定の位置を扱うこ
とができる。カードは交換可能であるから、特定
の周辺装置に関する優先度は以前それが位置した
スロツト位置に付随するかもしれないし、しない
かもしれない。従つて、本システムでは回路カー
ドそのものの間でどのカードが最高の優先度を有
するかを決定する。 優先度は２ビツト値でカードに割り当てられ、
その値に依存し、各回路カードはより高い優先度
の回路カードにより生成された、全カードに共通
な信号により先取される。言いかえれば、カード
は全カード、低い優先度の回路カードに共通の信
号によつて先取しうる。又、データ経路６５に沿
つて共通データフロー経路制御の要求が伝送され
る。周辺装置のどれかが、CPU１３の指示下に
ある制御論理回路１９により制御されることなく
情報がRAM４５に直接伝送されるよう直接的な
メモリアクセスを必要とする場合、かかる要求、
つまりメモリアクセスの要求はデータフロー経路
６５でなされる。判定回路２３は、まず要求があ
つたかを決定し、データ経路６７に沿い適当な信
号を伝送することで制御論理１９を通じCPUの
動作を中止せしめ、同時に「要求許可」信号をデ
ータ経路６５に沿い要求をなした特定のインタフ
エース回路板に伝送し返す。この動作の詳細は第
３図を参照すればより理解できよう。 第２図はそれに載置され複数の整合コネクタ端
子７１に係合する複数のコネクタ及びコネクタ端
子６９を有する選択カード２５を示す。整合コネ
クタ端子７１は固体片７３として示したシヤーシ
中のスロツトホルダ又は保持手段位置に設けられ
ている。 カード２５がホルダ７３に正常な位置でロツク
された場合、コネクタ端子７５及び７７はそれぞ
れコネクタ端子７６及び７８に係合して、（実際
にはマザーボード上にある）＋5Vから抵抗１４０
を通り（やはり実際にはマザーボード上にある）
接地への回路ができる。 従つて、カードが実際にスロツト中に存在する
時は選択存在（O.P.）接地信号がライン５５で
発生する。ライン５５上の選択存在信号は選択存
在レジスタ３９へ伝送される第１図に示した型の
ものである。第１図では選択存在信号は選択存在
レジスタ３９に直接伝送されているが、かかる表
現は本発明の特徴を強調するためになされている
ことをすべきである。実際には、選択存在ライン
は第２図に示す如くデータアドレスバス１５を通
る。第２図には、Ｄ／Ａバス１５からライン８１
上を伝送されるWRTと表示された書込み信号が
示されている。ライン８１には常に低電圧信号で
ある書込み信号か高電圧信号である読取り信号が
存在する。RD／WRT信号と書かれることもある
が、この信号によつて記憶装置は存在するのが読
取り信号であるか書込み信号であるかに応じて情
報をそこから伝送するか又は書込まれる情報を受
取つたりする。 この際、前記の如く第１図の制御論理回路１９
はシステム中のクロツク信号を必要とする全要素
にクロツク信号を供給するクロツク信号発生器を
有することに留意すべきである。かかるクロツク
信号発生はコンピユータ技術において周知であ
る。制御論理回路１９はさらに適宜の制御信号を
８３から９５までの奇数で示されたバツフアの如
き適宜に制御可能なバツフア装置に供給すること
でデータフローのデータアドレスバス１５への出
入及びシステム全体の様々な要素への出入りを指
示する。好ましい実施例では、バツフアの配置は
本願と出願日及び譲受人が同じ同時米国特許出願
「タイムセパレート２方向電流フロー装置」S.
N.351720において説明した如きものである。ラ
イン８１上の書込み信号はコネクタ端子９７、読
取り／書込み信号を供給するバツフア８３を通じ
て論理回路９９に伝送される。論理回路９９は一
連のアンドゲート及びナンドゲートよりなり、２
つの個別の出力信号、つまりライン１０１上に読
取り信号、ライン１０３上に書込み信号を供給す
る。 前記の如く、制御論理回路により発生する２つ
の信号はデータストローブ信号及びアドレススト
ローブ信号である。本発明の好ましい実施例で採
用されているデータ処理方式はある期間アドレス
ストローブ信号を使用して働き、他の期間データ
ストローブ信号を使用して働く。 第２図の回路で彩用されているデータ処理方式
は第１の期間アドレスストローブ信号に応答して
データアドレスバス１５上の情報はどれもアドレ
ス情報とみなすよう動作し、第２の期間はデータ
ストローブ信号に応答してこの期間データアドレ
スバス１５上の情報はどれもデータ情報つまり金
銭の如き価値を表示する情報データ又は命令を表
すデータと見なされる。 第２図はデータストローブ信号（DS）がライ
ン１０５に沿いコネクタ端子１０７を通り制御信
号により制御されるバツフア８５を通つて、その
後論理回路９９に伝送されることを示す。 第２図はデコーダ装置１０９を示す。前記の説
明の如く、データアドレスバス１５に沿つて伝送
される１組のアドレス信号は７ビツトを含み、こ
れはインタフエースカードに128通りの可能なア
ドレスを提供する。第２図に示す如く、０ビツト
から第６ビツトまでの７ビツトはライン１１０に
沿い、コネクタ端子１１１、バツフア８７を通つ
てアドレスレジスタ１１３に伝送される。アドレ
スレジスタ１１３がこれらの信号を受取つてから
アドレスストローブ時間中、アドレスストローブ
はライン１１５に沿いコネクタ端子１１７、バツ
フア９１を通りアドレスレジスタ１１３を動作さ
せる。当然アドレスレジスタ１１３は信号をホー
ルドし、デコーダに伝送する。同一の組のアドレ
ス信号に、ライン１２０に沿いコネクタ端子１２
１を通りデコーダ１０９へ伝送される位置アドレ
スデコーダからの位置アドレス信号が含まれる。
従つて、アドレスストローブ時間中、７ビツトで
表現されるアドレスはアドレスレジスタ１１３に
伝送されてホールドされる。その後デコーダ１０
９に伝送されて単一の信号にデコードされる。 第２図に示す如く、「ワード テン」信号又は
Ｗ／10信号はデコーダ１０９によりデコードされ
た結果である命令信号であつて、Ｗ／10信号は論
理回路９９に伝送される。好ましい実施例では、
ワードテン又はＷ／10信号はライン８１に書込み
信号が存在するかしないかに応じて情報をデータ
レジスタ１１９から読取るかデータレジスタ１１
９へ書込むべきことを意味する。従つて、論理回
路９９はライン１０１上に読取り信号かライン１
０３上に書込み信号を供給し、データレジスタ１
１９はデータポート１２２を介して情報を受け入
れるか、ポート１２２からデータを伝送する。デ
ータストローブ時間中論理回路９９は作動され、
Ｗ／10信号は、アドレスストローブ時間中にアド
レスレジスタ１１３へ伝送されたアドレス情報に
応答して発生するがデータストローブ時間中存在
することに注意すべきである。上記の如く、アド
レスレジスタ１１３は情報をホールドするのでデ
ータストローブ時間中利用可能である。 第２図はROM装置１２３も示す。ROM装置１
２３はいかなるものでもよいが好ましい実施例で
はテキサス インスツルメンツ社製のTMS−
4764である。ROM装置１２３にはライン１２７
及び１２９に作動信号又はROM読取り信号を発
生する作動信号発生器１２５が接続されている。
作動信号発生器１２５（又はROM読取り信号発
生器）はデータストローブ信号、読取り／書込み
信号、及びワードゼロ信号の存在に応答するアン
ドゲート及びナンドゲートからなる単なる論理回
路である。つまり、（ライン１１０で伝送され
た）アドレス信号のゼロから６ビツトにはP.A.
信号の存在期間デコーダ１０９からＷ／Ｏ信号を
形成するビツトの正しい組み合わせが存在する。
Ｗ／Ｏ信号又はワードゼロ信号が読取り／書込み
信号及びデータストローブ信号とともに存在する
場合、ROM読取り信号がライン１２７及び１２
９に発生する。ライン１２９上のROM読取り信
号はカウンタ１３１を増加させる。カウンタ１３
１としては好ましい実施例ではテキサス インス
ツルメンツ社製の２つの74LS393装置を使用する
が他の適当な集積回路カウンタを使用してもよ
い。カウンタ１３１は論理回路１３３により発生
したクリア信号に応答してクリア又はリセツトさ
れる。論理回路１３３はアンド及びナンドゲート
の回路であり、データストローブ信号、RD／
WRT信号、及びＷ／Ｚ信号が同時に存在すると
き、応答して出力信号を供給する。ワードゼロ信
号についての説明で述べた如く、クリア信号を発
生するにはアドレス情報のゼロから６ビツトにデ
コーダ１０９からＷ／２信号を生成するビツトの
正しい組合わせが存在しなければならない。従つ
て、カウンタ１３１をクリア又はリセツトする場
合Ｗ／２信号が発生してカウンタ１３１はゼロに
リセツトされる。その後、ワードゼロ信号が
（DS及びRD／WRT信号とともに）発生する度
に、ROM１２３が読取り可能となるだけでな
く、カウンタ１３１が増加してROMが連続的に
その各位置を読取られる。 ROM１２３は前記の診断ルーチンがある装置
である。カウンタ１３１が増加するとき診断ルー
チンの各ステツプはライン１３５上をバツフア９
５及び８９、コネクタ端子１３７及び１１１を通
りライン１３９及び１１０を通つて、０から第７
ビツトをデータアドレスバス１５に伝送する。診
断ルーチンの場合、この情報はRAM４５（第１
図）に伝送し戻されCPU１３及び診断ルーチン
又はカード２５の要素のテストを行う制御論理１
９により使用される。明らかに、他の情報はシス
テムが適切と見なす使用をするためにROM１２
３に記憶することができ、これは本方式の有利な
特徴の１つである。どのインタフエース回路が存
在するかを示す確認信号は通常ROM１２３の初
めの２つの位置に記憶される。カウンタ１３１が
ゼロにリセツトされROM読取り信号が発生する
場合、確認信号はライン１３５に沿いバツフア９
５及び８９、附属コネクタ端子を通りライン１３
９及び１１０に沿つてＤ／Ａバス１５へ伝送され
る。 第２図からわかるように、割込み信号が発生す
る場合はライン１４１上に存在する。割込み信号
はデータレジスタ１１９の如き装置、特に「受取
りデータ利用可能」と認識されるポートから発生
しうる。第２図で示した例では、データレジスタ
１１９は端子１４３が接続される周辺装置からデ
ータを受け、その情報が利用される。従つて、回
路カード２５上の回路はデータ処理方式、特に割
込み制御回路４６（第１図）にかかる情報又はデ
ータの伝送準備ができたことを示す。どの周辺装
置がインタフエースカードを使用し、どの型の論
理がカード上にあるかによつて異なる種類の割込
み信号がライン１４１で利用可能である。 やはり第２図からわかるように、それぞれ周辺
装置から情報を受け周辺装置へ情報を伝送する２
つのデータフロー経路１４５及び１４７がある。 第３図を参照するに、第３図は第２図（のイン
タフエースカード２５）の基本回路に優先度条件
を与えるために付加する回路を示す。第３図の回
路は他の回路のより高い優先度条件により先取さ
れるように設計されているが、より低い優先度条
件の他の回路を先取する手段を提供する。第３図
に示された要求信号は省略してDMで示す「直接
メモリアクセス」の信号である。DMRは直接メ
モリアクセス要求を意味し、DMGは許可された
直接メモリアクセスを意味する。他の形式の制御
もここに教示する発明的概念の趣旨内で要求しう
る。

【表】 上記表はインタフエース回路カードの様々な優
先順位を示す表であり、第３図の理解に役立つ。
上記表でＰφ＝０及びP₁＝０の優先度を割り当て
られた回路はレベル０（レベルゼロ）の優先度を
有すると見なされることに注意されたい。レベル
ゼロは本装置では最低の優先度である。又、（レ
ベルゼロの次に高いレベルの）レベル「ワン」回
路はP₁＝０及びP₀＝１の優先値を有し、（本装置
では最高の優先度回路である）レベル「ツー」回
路はP₀＝１及びP₁＝１の優先値を有する。第３図
を参照。 第３図にはレベルワン優先度を有する回路が示
されている。回路は接続１４３Ａを通じて周辺装
置３１（第１図）へ（第２図に示した上述の回路
に沿つて）接続される。周辺装置が共通データフ
ロー経路、つまりＤ／Ａバス１５を制御する必要
があるデータ処理をする時、「内部要求」信号
（INT.RQ）をライン１５１に発生する。内部要
求信号は周辺装置により通常に生成されるが、こ
の場合は（つまりレジスタ１１９からの信号で
は）、かかる信号は割込み信号の代りである。本
例では、これは直接メモリアクセスをすること、
つまりデータをデータ処理方式のメモリ中へ直接
伝送することを求める。内部要求信号はハイ信号
であり、アンドゲート１５３に伝送される。アン
ドゲート１５３の他方の入力信号はBP1Lライン
から入来する。BP1Lラインは説明上Ｄ／Ａバス
１５の外側に示されているが好ましい実施例では
ライン「BPφＬ」及び「BUSY」同様Ｄ／Ａバ
ス１５中にある。 回路のこの部分を説明すれば明らかなように、
他のインタフエースカードが内部要求により、そ
れがレベルツーの優先度を有する場合、BP1Lラ
インにはロー信号があり、アンドゲート１５３に
はライン１５５にハイ出力信号を供給する条件が
ととのわない。今、BP1Lラインに信号を出して
いるより高い優先度の回路がないものとすると、
ラインはハイ信号をライン１５７に沿いコネクタ
端子１５９、オアゲート１６１を通じてアンドゲ
ート１５３に供給する。従つて、直接メモリアク
セスの制御を要求するより高い優先度の回路がな
い場合、カード２５のアンドゲート１５３はナン
ドゲート１６３にハイ信号を供給する。ナンドゲ
ート１６３は、２つのハイ入力信号がある場合ロ
ー出力信号を出し、入力信号の一方がローである
ならばハイ出力信号を出すよう動作する。ナンド
ゲート１６３への他の入力信号はフリツプフロツ
プ１６５のリセツト側の出力端子から入来し、フ
リツプフロツプ１６５がリセツトされる時ハイで
ある。 フリツプフロツプ１６５は、同時にローからハ
イに移るクロツク信号がライン１６９上に存在す
る場合のみにライン１６７上のハイ信号によりそ
のセツト側に移るＤ型フリツプフロツプである。
第３図の回路では、クロツク信号はノアゲート１
８７からの反転したDMG信号である。DMG信号
は、フリツプフロツプ１６５が転移し「安定」し
うるに足るだけ持続するパルス信号である。この
情況では、フリツプフロツプ１６５をセツト側に
移そうとするハイ信号がライン１６７上に生成さ
れるが、DMGはまだ発生していないのでフリツ
プフロツプはそのように転移しない。ゲート１８
９へは１つのハイ信号が（フリツプフロツプ１６
５のリセツト側から）あるので、このゲートはマ
スタ開始信号を発生する条件にない。DMR２で
表わされた信号は第２のスロツトにある特定のカ
ードからの直接メモリアクセスの要求を意味す
る。ゲート１６３には２つのハイ入力信号がある
のでDMR2信号はローで、コネクタ端子１７３を
通じてＤ／Ａバス１５に移送される。同時に、フ
リツプフロツプ１６５のセツト側からのロー信号
はドライバゲート１７５へ伝送され、ゲート１７
５はライン１７７よりコネクタ端子１７９を通
じ、BUSYラインへシステムに回路がふさがつて
いないことを示す高インピーダンス信号を供給す
る。ライン１８１上の信号はフリツプフロツプ１
６５をリセツトするリセツト信号であり、この信
号は制御力が放棄された時に発生する。インタフ
エース回路は、コネクタ端子１８５を通りノアゲ
ート１８７に伝送されるライン１８３上のDMG
パルス信号を待つ。DMG信号パルス（主システ
ムよりの許可信号）は、ライン１６９に供給され
るローからハイ信号に移るロー信号であり、ライ
ン１６７にはハイ信号がまだあるから、フリツプ
フロツプ１６５はセツト側に移る。フリツプフロ
ツプ１６５が「安定」するまでゲート１８９が充
分に条件付けられるのを妨げるハイ信号がライン
１７０にある。DMGパルスが消えると、ゲート
１８９にはロー信号があり、ゲート１８９はマス
タ開始信号を出す条件が充分になる。 第３図に示したカード制御論理回路１７０はラ
イン１７２からマスタ開始信号、ライン１７４か
ら先取信号、及びライン１５１から内部要求信号
を供給される。マスタ開始信号が発生し、内部要
求信号が続いているなら、カード制御論理は
DS、AS、RD／WRT等の、データを周辺装置と
バス１５経由でアドレス可能な任意の記憶手段と
の間で伝送しあうことを要求する制御信号を出
す。伝送が完了した時、内部要求信号は消えて、
ドロツプマスタ信号が発生する。ドロツプマスタ
信号は制御回路１７０からの制御信号をおわら
せ、ライン１８１を伝送されて、フリツプフロツ
プ１６５をリセツトし、これによりゲート１８９
からのマスタ開始信号を終らせる。カード制御論
理１７０は、回路がバスの制御をする（つまり支
配する）ようになつた後でもライン１７４の先取
信号を監視しつづける。より高い優先度のインタ
フエースカードがその優先性を行使する場合、先
取信号によりカード制御論理回路１７０はそれが
その時に行なわれているバスサイクルの終了時、
ドロツプマスタ信号を発生し、従つてフリツプフ
ロツプ１６５をリセツトする。上記の如く、ドロ
ツプマスタ信号は回路のバス制御を放棄せしめ
る。 従つて、より高い優先度の回路が制御を求めて
いない場合、第３図の回路が如何にしてDMR信
号を生成するのかが説明された。次により高い優
先度の回路が制御を求めている場合につき説明す
る。 より高い優先度の回路（この場合はレベル「ツ
ー」の優先度の回路）が、その内部要求に従うカ
ード２５に先行して既に内部要求に従つていた場
合、BP1Lラインはローで、ロー信号はコネクタ
端子１５９、オアゲート１６１を通じて伝送され
アンドゲート１５３をライン１５１上の内部要求
信号に対し応答しないようにせしめる。要する
に、BP1Lライン上のロー信号は、カード２５上
の回路がライン１７１上にDMR信号を生成する
のを先取する。第３図の回路には「ラストルツ
ク」性がある。カード２５上の回路が既にDMR
信号を発生しているが、DMG信号をまだデータ
処理システムから受取つておらず、そして、この
期間により高い優先度の回路がBP1Lラインを駆
動する場合、「ラストルツク」性が意味をもつ。
アンドゲート１５３へのBP1L入力信号がローと
なると、ライン１６７上の信号がローとなるのは
明らかである。フリツプフロツプ１６５はDMG
信号が発生している場合、ライン１６７上にハイ
信号の存在が必要であるから、マスタ開始もバス
制御獲得もないのは明らかである。よつて、たと
え回路が要求をおえ、許可の受取り間近かであつ
たとしても、「ラストルツク」性があるから、よ
り高い優先度の回路がその優先ラインを主張する
場合、要求は取消され、その許可も無視される。 第４図の前に第６図につき説明する。第６図は
２本のライン２１１及び２１３を示す。レジスタ
からの２つの信号はプログラムに応じたもので、
ライン２１１及び２１３上を比較装置２１５へ伝
送される。比較装置２１５は幾つかある市販の回
路のどれでもよく、好ましい実施例ではテキサス
インスツルメンツ社製の74S85である。第６図
から知られる如く、ライン２１７及び２１９は第
４図のBPφＬ及びBP1Lに接続されている。よつ
て、ライン２１７及び２１９は優先度構成中の全
回路により供給される電圧レベル信号を伝える。
比較器２１５において、ライン２１１及び２１３
上の回路カード用にプログラムされた優先度信号
（比較器２１５中の記号Ａφ及びＡ１）はBPφＬ
及びBP1Lライン上の信号（比較器２１５中で記
号Ｂφ及びＢ１）と比較される。ＡがＢより小さ
い場合はライン２２１上にローの先取信号が出さ
れる。ＡがＢより大きいか等しい場合はローの先
取信号は発生しない。 第４図を参照するに、プログラム可能優先度回
路は典型的な「レベル」回路に接続されている。
ライン２２１上にロー信号がある場合、回路はア
ンドゲート１９１が充分条件を整えないようにす
ることで先取される。アンドゲート１９１が充分
条件を整えられない場合、ナンドゲート１９３は
DMR信号を出さない。第４図の論理回路２１４
は第６図の回路を含むものである。レベルゼロ回
路では、（上述の回路と同様な方法で）BPφＬラ
イン上のロー信号はアンドゲート１９１が充分に
条件を整えられないようにすることで回路を先取
する。アンドゲート１９１が充分に条件を整えら
れない場合、ナンドゲート１９３はDMR信号を
出さない。フリツプフロツプ用回路構成は第３図
のものと同じである。レベルワン回路は第３図の
ものと同じである。レベルツー回路は先取回路が
ない点で幾分異なつている。内部要求信号はフリ
ツプフロツプ１９７に直接伝送される。レベルツ
ー回路は最高の優先度の回路であつて、それを先
取りするより高い優先度はない。レベルツー回路
においては、BPφＬ及びBP1Lラインの両方が任
意のより低い優先度回路を先取された状態にする
ためローとされる。さて、共通データフロー経路
の制御を要求する同一優先度の２つの回路がある
場合につき、優先度の問題を如何に解決するか第
５図の回路を参照して説明する。しかし、第５図
の前に第３図及び第４図につき如何に柔軟なイン
タフエース回路が優先度を容易に変更しうるかを
説明する。 第３図に示す如く、一組の端子ＡからＨがコネ
クタ端子１５９及び１６０に接続されるか又はこ
れに極く近接している。回路カードがレベルワン
優先度で動作する場合、ジヤンパ１６２及び１６
４は図示の如くBP1Lラインからの先取信号を供
給しBPφＬラインからの低い信号を供給するよ
うに置かれる。回路カード２５がレベルゼロ優先
度で動作する場合、ジヤパン１６４はBPφＬラ
インからの先取信号を供給するようＣ−Ｄ端子に
置かれ、又レベルゼロ回路は先取のためにいかな
るラインも使用しないのでジヤンパ１６２は取除
かれる。回路カード２５がレベルツー優先度で動
作する場合、回路がBPφＬライン及びBP1Lライ
ン両方を使用しうるようにジヤンパ１６４は端子
Ｇ−Ｆに位置し、ジヤンパ１６２は端子Ａ−Ｂに
おかれる。又、HV（高電圧）からアンドゲート
１５３へハイレベル信号を供給するため端子Ｃ−
Ｈ間にジヤンパが必要なことがある。ジヤンパを
移すのは優先度構成の変更を実行するだけのもの
で説明のために示された単純な構成である。第６
図の回路はこの問題を電気的に解決するものであ
る。 第５図は優先度決定の第２段階のための回路を
示す。同一優先度の２つの回路が制御を要求する
場合、どちらの回路が実際に制御を獲得するかの
決定がなされねばならない。第５図には同期レジ
スタ１９９が示されている。同期レジスタ１９９
には各スロツト（０〜５）のDMR信号の全て及
びやはり制御を要求するかもしれない主システム
のためのもう１つのDMRが導かれる。同期レジ
スタは好ましい実施例ではテキサス インスツル
メンツ社製の74S374である。同期レジスタ１９
９は複数のアドレス信号Ａφ〜Ａ６をROM２０
１に提供する。アドレス情報制御ROM２０１は
カウンタ２０３からの出力信号によつても条件を
整えられる。次に述べる如く、カウンタ２０３は
ラインＡφ〜Ａφの各々がカウンタ２０３の整流
子的動作により条件を整えれることから、レジス
タ１９９からの各「Ａ」アドレスがROM２０１
に問合わせる機会が等しくなるようにして増加す
る。ROM２０１はＴ信号がただ１つだけ通過し
てレジスタ２０４に記憶されるよう動作する。上
記のことは次に説明する判定制御回路２０５から
の制御信号に応答して起こる。レジスタ２０４か
らの出力信号は正しいDMG信号（DMGφ〜DMG
７）を提供するアンドゲート２０７の適切なもの
へ伝送される。アンドゲート２０７も判定制御回
路２０５からの制御信号に応答して条件を整えら
れる。 判定制御回路２０５は図示の如くBUSY信号又
は少なくとも１つの「Ａ」信号の存在に応答して
動作する。判定制御回路が要求を許可することを
意味するライン２０６上の信号に応答して、カウ
ンタ２０３は増加する。同時にライン２１１の制
御信号は「Ｔ」信号をレジスタ２０３及び適切な
DMG信号を発生するゲート２０７の適切なもの
に伝送する。上述の本発明の技術思想を簡明に示
す概念図を第７図に示す。 本システムは次のように動作する。(1)過度に
Ｉ／Ｏアドレス用のメモリスペースを使用するこ
となく多数の可能な選択肢からの選択を可能にす
る。(2)診断ルーチンを主システムの記憶手段に記
憶することなく各インタフエース回路で作動させ
る。(3)その保持手段においてどのように交換され
たかに関わらず各インタフエース回路カードにア
ドレスデコード回路を設けないままインタフエー
ス回路カードをアドレスする。(4)回路カードが保
持手段のどこに位置するかに関わらず、異なる優
先度を有する要求中のインタフエース回路間で、
次いで同じ優先度の要求中のインタフエース回路
間で優先度の決定をする。(5)「ラストルツク」を
行い、共通データフロー経路制御要求が出され、
又は許可された後でも連続的に監視をして、高い
優先度の要求がなされた場合システムがその要求
を受け入れるようにする。(6)能動インタフエース
回路間に空いたスロツトがあつてもかまわないよ
うな当初の挿入、交換、追加又は取りはずしを可
能にする。 本システムでは複数のインタフエース回路を使
用するとして説明したが、使用者が（同時に）複
数の接続可能な選択肢から選択するのを可能にす
るただ１つのインタフエース回路カードスロツト
を使用し、他の周辺装置又はデータ応答手段が固
定したシステムの部分となりうるシステムにおい
て多くの新しい特徴を使用しうる。

【図面の簡単な説明】

第１図はシステム全体の概略ブロツク系統図、
第２図はデータ処理システムの保持手段に設置さ
れるインタフエース回路カードのより詳細なブロ
ツク系統図、第３図は優先回路の概略ブロツク系
統図、第４図は如何にして優先順位が仕切られる
かを説明する１組のブロツク系統図、第５図はさ
らに優先度を決定し要求に応ずる回路のブロツク
系統図、第６図はプログラム可能優先度装置のブ
ロツク系統図、第７図は本発明の技術思想を示す
概念図である。 １１……パワーアツプ回路、１３……CPU、
１５……データアドレスバス、１７……２方向信
号経路、１９……制御論理回路、２３……判定回
路、２５，２７，２９……インタフエース選択回
路カード、３１，３３，３５……データ応答手
段、３９……選択存在回路、４０……１方向デー
タフロー経路、４１……キーボード、４２，４４
……インタフエース回路、４３……プリンタ、４
５……RAM、４６……割込み制御手段、４７…
…ROM、４９……デコーダ、５１……位置アド
レスデコーダ、５３……マザーボード、５９……
１方向電流経路、６１，６２，６４……２方向信
号経路、６３……２方向経路、６５……データフ
ロー経路、６７……データ経路、６９，７５，７
６，７７，７８，９７，１０７，１１１，１１
７，１２１，１３７……コネクタ端子、７１……
整合コネクタ端子、７３……ホルダ、８３，８
５，８７，８９，９１，９３，９５……バツフ
ア、９９……論理回路、１０９……デコーダ、１
１３……アドレスレジスタ、１１９……データレ
ジスタ、１２２……データポート、１２３……
ROM、１２５……作動信号発生器、１３１……
カウンタ、１３３……論理回路、１４３……端
子、１４３Ａ……接続、１４５，１４７……デー
タフロー経路、１５９，１６０，１７３，１７
９，１８５……コネクタ端子、１６２，１６４…
…ジヤンパ、１６５，１９７……フリツプフロツ
プ、１７０……カード制御論理回路、１７５……
ドライバゲート、１９９……同期レジスタ、２０
１……ROM、２０３……カウンタ、２０４……
レジスタ、２０５……判定制御回路、２１４……
論理回路、２１５……比較装置。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが１対の係合可能端子を有しデータ
   信号に応答する複数の周辺装置３１，３３，３５
   の任意の１つと、バス１５により相互に接続され
   る中央処理装置１３、複数組のアドレス信号を記
   憶するリードオンリメモリ４７、ランダムアクセ
   スメモリ４５及び制御論理装置１９からなるデー
   タ処理構成５３とを接続する交換可能なインタフ
   エース回路配置であつて、 (a) 複数の回路支持体２５，２７，２９と、 (b) それぞれが該回路支持体の任意の１つと交換
   可能に係合し、該バスに電気的に接続され少な
   くとも１つはアドレス端子１２０である複数の
   係合可能端子７１を有し、前記アドレス信号の
   組のそれぞれにより別個に指定される複数の支
   持体ホルダ７３と、 (c) 該アドレス信号が印加されるよう該バス１５
   を介して該リードオンリメモリ４７に接続され
   る入力ポートと、それぞれが該バス１５を介し
   て１つの該支持体ホルダのアドレス端子１２０
   に接続される複数の出力ポート５７とを有し、
   前記印加されたアドレス信号をデコードし該出
   力ポートの１つに動作信号に出力するデコード
   装置５１と、 (d) それぞれが別個の回路支持体上に配設され、
   該支持体ホルダ７３の係合可能端子７１と係合
   する第１の複数の係合可能端子６９と、周辺装
   置の係合可能端子と係合する第２の複数の係合
   可能端子１４５，１４７とを有し、該バス１５
   を介して該ランダムアクセスメモリ４５に動作
   的に接続される出力ポートを有し該回路支持体
   をそれぞれ識別する識別データ信号が記憶され
   る回路支持体リードオンリメモリ１２３と、該
   動作信号に応じて識別データの読み出しを可能
   とする信号を該回路支持体リードオンリメモリ
   １２３へ出力する可能化信号発生器１２５とよ
   りなる複数のインタフエース回路（第２図及び
   第３図）とからなることを特徴とする交換可能
   なインタフエース回路配置。 ２ 該バス１５はデータ信号を伝える第１のバス
   ラインと、該第１のバスラインの制御についての
   ３レベルの優先度の１つを表わす２ビツトの値の
   第１ビツトに対応する信号を伝える第２のバスラ
   インBP１Ｌと、該２ビツトの値の第２ビツトに
   対応する信号を伝える第３のバスラインBPφＬ
   とからなり、該インタフエース回路はそれぞれ該
   第１、第２及び第３のバスラインに接続され該優
   先度の１つのレベルを付与され、前記それぞれ付
   与された優先度のレベルを表わす２ビツトの値を
   記憶するレジスタ（第６図中ポートＰφ及びＰ１
   を有する素子）からなることを特徴とする特許請
   求の範囲第１項記載の交換可能なインタフエース
   回路配置。 ３ 該インタフエース回路はそれぞれ該第１のバ
   スラインに接続され該第１のバスラインに対する
   制御要求を表わす信号を出力する出力ポート１７
   １を有する第１の論理回路１５３，１６３，１８
   ７と、該レジスタ及び該第２及び第３のバスライ
   ンに接続される入力ポートＡφ，Ａ１，Ｂφ，Ｂ
   １）及び該第１の論理回路１５３，１６３，１８
   ７の「先取」入力ポート１７４に接続される出力
   ポートを有し、該第２及び第３のバスライン上の
   ２ビツトの値が該レジスタに記憶された２ビツト
   の値より大なる場合には該第１の論理回路の動作
   を中止させる「先取」信号を出力する比較器２１
   ５とからなることを特徴とする特許請求の範囲第
   ２項記載の交換可能なインタフエース回路配置。 ４ 該インタフエース回路は第１優先度レベルイ
   ンタフエース回路と、第２優先度レベルインタフ
   エース回路と第３優先度レベルインタフエース回
   路とからなり、該バス１５はデータ信号を伝える
   第１のバスラインと、該第１及び第２優先度レベ
   ルインタフエース回路の任意の１つからのみの
   「先取」信号を伝える第２のバスラインBP１Ｌ
   と、該第１優先度レベルインタフエース回路の任
   意の１つのみからの「先取」信号を伝える第３の
   バスラインBPφＬとからなり、該インタフエー
   ス回路はそれぞれ該第１のバスラインに接続され
   該第１のバスラインに対する制御要求を表わす
   「制御要求」信号を出力する出力ポート１７１を
   有する第１の論理回路１５３，１６３，１８７か
   らなり、それぞれの該第３優先度レベルインタフ
   エース回路の該第１の論理回路１５３，１６３，
   １８７は該第２のバスラインBP１Ｌに接続され
   る「先取」入力ポート１７４を有し、それぞれの
   該第２優先度レベルインタフエース回路の該第１
   の論理回路１５３，１６３，１８７は該第３のバ
   スラインに接続される「先取」入力ポート１７４
   を有し、それぞれの該入力ポートには該第１の論
   理回路の動作を中止せしめる「先取」信号が印加
   されることを特徴とする特許請求の範囲第１項記
   載の交換可能なインタフエース回路配置。 ５ 該インタフエース回路からの「制御要求」信
   号が印加される判定回路２０５が設けられ、それ
   ぞれの該第１の論理回路１５３，１６３，１８７
   は該第１のバスラインに接続される「要求許可」
   入力ポート１８５を有し、それぞれの「要求許
   可」入力ポートには該判定回路から該第１のバス
   ラインに対する制御要求の許可を表わす「要求許
   可」信号が印加され、該判定回路は複数の該イン
   タフエース回路からの「制御要求」信号の印加に
   応答してただ１つの該インタフエース回路に該
   「要求許可」信号を出力することを特徴とする特
   許請求の範囲第３項又は第４項に記載の交換可能
   なインタフエース回路配置。 ６ 該制御論理装置１９は命令信号を印加するよ
   う該バス１５を介して該インタフエース回路、該
   リードオンリメモリ４７及び該ランダムアクセス
   メモリ４５に動作的に接続され、該制御論理装置
   は該支持体ホルダの各アドレスを表わす複数組の
   アドレス信号からなるデータ列を該回路支持体リ
   ードオンリメモリ１２３からの該識別データ信号
   に対応する該ランダムアクセスメモリ４５でのア
   ドレスに記憶することを特徴とする特許請求の範
   囲第１項記載の交換可能なインタフエース回路配
   置。 ７ それぞれの該インタフエース回路は診断ルー
   チンが記憶されたリードオンリメモリ１２３から
   なることを特徴とする特許請求の範囲第１項記載
   の交換可能なインタフエース回路配置。 ８ それぞれの該インタフエース回路には選択存
   在回路の第１の部分７５，７７が配設され、それ
   ぞれの支持体ホルダ７３には該選択存在回路の第
   ２の部分７６，７８が配設され、該選択存在回路
   の該第１の部分と該第２の部分とはあるインタフ
   エース回路の係合可能端子６９とある支持体ホル
   ダ７３の係合可能端子７１とが係合する際に接続
   され、該選択存在回路７５〜７８は前記接続に応
   じ「選択存在」信号を選択存在レジスタ３９へ出
   力することを特徴とする特許請求の範囲第１項記
   載の交換可能なインタフエース回路配置。 ９ それぞれの該インタフエース回路は該第１の
   論理回路１５３，１６３，１８７が直接接続さ
   れ、該「要求許可」信号が印加されるよう該判定
   回路２０５に動作的に接続された第２の論理回路
   １６５，１７０からなり、該第２の論理回路は該
   第１の論理回路に「先取」信号が印加されること
   に応じて該「要求許可」信号を無効にすることを
   特徴とする特許請求の範囲第３項又は第４項記載
   の交換可能なインタフエース回路配置。 １０ それぞれの該レジスタ（第６図中Ｐφ及び
   Ｐ１を有する素子）は、該レジスタが配設される
   インタフエース回路（第２図及び第３図）にそれ
   ぞれ接続された周辺装置３１，３３，３５から付
   与される優先度レベルを表わす２ビツトの値に対
   応してデータ信号によりプログラム可能であるこ
   とを特徴とする特許請求の範囲第２項記載の交換
   可能なインタフエース回路配置。 １１ 複数の周辺装置３１，３３，３５の任意の
   １つをバス１５により相互接続された中央処理装
   置１３、リードオンリメモリ４７、ランダムアク
   セスメモリ４５、及び制御論理装置１９からなる
   データ処理回路配置５３に接続し、該バス１５に
   接続される複数の係合可能端子７１をそれぞれ有
   する複数の支持体ホルダ７３と、該バス１５に接
   続されたデコード装置５１と、それぞれ回路支持
   体２５，２７，２９に配設され１の該支持体ホル
   ダに配設された係合可能端子７１に接続される第
   １の複数の係合可能端子６９、１の該周辺装置の
   係合可能端子に接続される第２の複数の係合可能
   端子１４５，１４７及びリードオンリメモリ１２
   ３からなる複数のインタフエース回路（第２図及
   び第３図）とからなる交換可能なインタフエース
   回路配置の動作方法であつて、 (a) 該支持体ホルダを個別に示す複数組のアドレ
   ス信号を該データ処理構成の該リードオンリメ
   モリ４７に記憶する段階と、 (b) それぞれの該インタフエース回路のリードオ
   ンリメモリ１２３に識別データ信号の異なる組
   を記憶する段階と、 (c) 該データ処理構成の該リードオンリメモリ４
   ７から該デコード装置５１へ該バス１５を介し
   てアドレス信号の組を印加する段階と、 (d) 前記印加されたアドレス信号の組をデコード
   する段階と、 (e) 該デコード装置５１から該印加されたアドレ
   ス信号の組により指定される支持体ホルダ７３
   の係合可能端子１２０へ該バス１５を介し動作
   信号を出力する段階と、 (f) 該動作信号の入来に応じて前記指定された支
   持体ホルダに接続されたインタフエース内で可
   能化信号を発生する段階と、 (e) 該可能化信号に応じて該インタフエース回路
   の該リードオンリメモリ１２３から前記識別デ
   ータ信号の組を読み出す段階とからなることを
   特徴とする交換可能なインタフエース回路配置
   の動作方法。 １２ (h) 該識別データ信号の組を該指定された
   支持体ホルダに係合するインタフエース回路か
   ら該ランダムアクセスメモリ４５へ該バス１５
   を介して印加する段階と、 (i) 該指定された支持体ホルダに対応するアドレ
   ス信号の組を該ランダムアクセスメモリ４５中
   該識別データ信号の組に対応する場所に記憶す
   る段階とからなり、 (j) 各インタフエース回路につき(a)段階から(i)段
   階を繰り返すことを特徴とする特許請求の範囲
   第１１項記載の交換可能なインタフエース回路
   配置の動作方法。 １３ ある回路支持体２５のある支持体ホルダ７
   ３への接続に応じて選択存在信号が発生され、特
   定の支持体ホルダに対し該支持体ホルダからの選
   択存在信号に応じてのみ(c)段階から(i)段階が行な
   われることを特徴とする特許請求の範囲第１２項
   記載の交換可能なインタフエース回路配置の動作
   方法。 １４ (a) 各インタフエース回路のリードオンリ
   メモリ１２３に診断ルーチンを記憶する段階
   と、 (b) 該インタフエース回路のそれぞれを順次アド
   レスする段階と、 (c) 各インタフエース回路のリードオンリメモリ
   １２３に記憶された診断ルーチンの各命令を順
   次読み出す段階と、 (d) 該バス１５を介して該命令を該ランダムアク
   セスメモリ４５に印加する段階と、 (e) 前記記憶された命令に従い該インタフエース
   回路のそれぞれをテストする別個診断ルーチン
   を行なう段階からなることを特徴とする特許請
   求の範囲第１２項記載の交換可能なインタフエ
   ース回路配置の動作方法。