JPH0143322B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のマシンユニツトのそれぞれに
設けられたリミツトスイツチ、リレー等の入出力
要素とシーケンスコントローラとの間を多重伝送
線路を介して接続するようにした多重伝送装置に
関する。

特に、多重伝送線路のチヤンネルとシーケンス
コントローラの制御の対象となる入出力要素の入
出力アドレスの変換を可変的に行え、かつ入出力
アドレスの重複設定の検出を行うことのできる機
能を有した多重伝送装置に関する。

［従来の技術］ 従来、数多くのマシンユニツトを、同期制御す
るシステムとしてシリアル伝送路を介してシーケ
ンスコントローラで時分割制御する制御システム
が知られている。

この制御システムは、第２図に示す様に、チヤ
ンネルを制御するマスタコントロールユニツト３
と、多重伝送線路４と、各マシンユニツトを制御
するシーケンスコントローラ１と、シーケンスコ
ントローラ１と多重伝送線路４とのインタフエー
スである多重伝送インタフエース２と、多重伝送
線路４に接続され、各マシンユニツトに配設され
ている送信ユニツト５２，５３、受信ユニツト５
１，５４等から成る。

マスタコントロールユニツト３は、第３図に示
す様に、リセツトパルスＰ１、チヤンネルカウン
トパルスＰ６を順次出力する。各送受信ユニツト
は、デイツプスイツチ５３１，５１１等で特定の
チヤンネル番号が設定されており、それの有する
チヤンネルカウンタ５３２，５１２の値が、設定
されたチヤンネル番号と等しくなつたとき、その
チヤンネル番号によつて特定された送受信ユニツ
トは、多重伝送線路にデータ信号Ｐ２，Ｐ４を出
力したり、多重伝送線路からデータ信号Ｐ２，Ｐ
４を入力する。

マスタコントロールユニツト３の出力するリセ
ツトパルスＰ１は、各送受信ユニツトの有するチ
ヤンネルカウンタ５３２，５１２及び多重伝送イ
ンタフエース２の有するチヤンネルカウンタの内
容をリセツトし、チヤンネル番号を零とする。ま
たチヤンネルカウントパルスＰ６は、一定周期で
マスタコントロールユニツト３から出力されてお
り、各チヤンネルカウンタの値を１だけ更新し、
伝送線路の使用されているチヤンネルを順次更新
する。設定された最大チヤンネルまで更新される
と、次にリセツトパルスＰ１が出力され、伝送線
路は、再度零チヤンネルから順次時分割多重化さ
れる。

この様に、マスタコントロールユニツト３は、
伝送線路のチヤンネルを時分割制御しており、各
送受信ユニツトは、それの有するチヤンネルに、
伝送線路が設定されたとき、シーケンスコントロ
ーラ１との間でデータの送受信を行なうことがで
きる。以上の様にして、送信ユニツト５２，５３
は、それぞれのチヤンネルを利用して、リミツト
スイツチ、操作スイツチ、リレー接点等の入力要
素の状態をシーケンスコントローラ１に出力する
ことができ、又シーケンスコントローラ１は、受
信ユニツト５１，５４へ、それぞれのチヤンネル
を利用して、ランプ、リレーコイル等の出力要素
の作動状態を示す信号を出力することができる。

従来の多重伝送システムは、上記の構成、作用
により複数のマシンユニツトをシーケンスコント
ローラによつて制御するものである。

［発明が解決しようとする問題点］ 上記多重伝送システムには、シーケンスコント
ローラ１と多重伝送線路４との間のインタフエー
スである多重伝送インタフエース２が設けられて
いる。この多重伝送インタフエース２は、独立に
シーケンスコントローラが入出力アドレス単位で
制御するデータと、チヤンネル単位の時分割多重
化されたデータとの相互変換を行う装置である。
従つて、本多重伝送インタフエース２において、
チヤンネルと、シーケンスコントローラの制御単
位の入出力アドレスとの相互変換を行う装置が必
要であり、この対応関係は、容易に変更できるの
がシステムの設計及び運用上望ましい。しかしな
がら、従来装置は、各チヤンネル毎にデイプスイ
ツチを設け、対応する入出力アドレスを設定する
もにであつた。このため、装置の容積が大きく、
１多重伝送装置当りのチヤンネル数を大きくとる
ことができなかつた。又チヤンネルから入出力ア
ドレスへの変換には、デコーダ及びデイプスイツ
チの動作状態に対応したコード発生器を使用して
いたため、回路構成が複雑であつた。又入出力ア
ドレスは、誤つて異なつたチヤンネルに対して重
複設定されるおそれがあり、その場合には、シス
テムが暴走すると共に、一度設定されると、これ
を検出するのは容易でなかつた。

本発明は、上記欠点を改良するために成された
ものであり、チヤンネル／入出力アドレスの変換
及びそれらの設定、変更を容易に行うと共に、入
出力アドレスの重複設定を防止し、システムの信
頼性の向上を図り、システムの円滑な運行を行う
ことを目的とする。

［問題点を解決するための手段］ 本発明は、複数の送受信ユニツトが接続された
時分割の多重伝送線路と、シーケンスコントロー
ラとを接続するインタフエースに、 前記多重伝送線路に接続され、該多重線路のチ
ヤンネルを決定するカウントパルスを入力するチ
ヤンネルカウンタと、 前記シーケンスコントローラと前記多重伝送線
路の間に配設された、バツフアであつて、前記シ
ーケンスコントローラのアドレスバスに接続さ
れ、入出力アドレスの指定によつてアクセスされ
るデータ記憶装置と、 前記チヤンネルに対応した前記入出力アドレス
を記憶し、アドレスバスを前記チヤンネルカウン
タに接続し、データバスを前記データ記憶装置を
アクセスするそのアドレスバスに接続した記憶装
置から成り、前記チヤンネルと入出力アドレスの
変換を行うチヤンネル／アドレス変換装置と、 前記チヤンネル／アドレス変換装置に対し、該
装置へのアクセスが可能に接続され、前記チヤン
ネルに対応した前記入出力アドレスを前記チヤン
ネル／アドレス変換装置に設定する入出力アドレ
ス設定装置と、 前記チヤンネル／アドレス設定装置によつて設
定されたそ入出力アドレスの重複設定を検出し、
重複した入出力アドレスを表示する重複設定検出
装置とを設けたことを特徴とするものである。

本発明装置は、チヤンネルと入出力アドレスと
を変換する変換装置に、チヤンネルによつて特定
されるアドレスに、そのチヤンネルに対応する入
出力アドレスをデータとして記憶した記憶装置を
用いていることを特徴としている。従つて、チヤ
ンネル信号をアドレス信号として、その記憶装置
をアクセスすれば、そのデータ線上に入出力アド
レス信号を取出すことができ、チヤンネル／入出
力アドレスの変換が容易に行われる。又、変換装
置には、各チヤンネルに対応した入出力アドレス
を設定する入出力アドレス設定装置が設けられて
おり、該装置によつて、前記記憶装置に入出力ア
ドレスを設定できる。さらに上記変換装置には、
設定された入出力アドレスの重複を検出してこれ
を表示する重複設定検出装置が接続されており、
容易に入出力アドレスの誤つた重複設定を防止で
きる。

前記チヤンネルカウンタの値は、シーケンシヤ
ルに変化する番号を示し、伝送線路が現在その番
号のチヤンネルに使用されていることを示してい
る。各チヤンネルは、シーケンスコントローラか
ら見て、入力要素、出力要素のための入力用チヤ
ンネルと出力用チヤンネルにそれぞれ分けられて
いる。入力用チヤンネルは、送信ユニツトから、
データをシーケンスコントローラ側に伝送するチ
ヤンネルであり、出力用チヤンネルはシーケンス
コントローラから受信ユニツトへデータを出力す
るためのチヤンネルである。従つて、入力用チヤ
ンネルは入力アドレスに、出力用チヤンネルは出
力アドレスに対応する。

前記データ記憶装置は、シーケンスコントロー
ラから入出力アドレスを指定して、アクセスされ
ると同時に、チヤンネル／アドレス変換装置から
もアクセスされる。通常、１のチヤンネルは、複
数の入力又は出力要素を制御するデータを伝送す
るので、１のチヤンネルが、入力又は出力アドレ
ス群と対応する。従つて、チヤンネルに対応する
入出力アドレスは、前記入出力アドレス群の代表
値で表される。

前記チヤンネル／アドレス変換装置は、チヤン
ネルカウンタ及び入出力アドレス設定装置の双方
からアクセス可能に接続されている。

［作用］ まず、入出力アドレス設定装置によつて、各チ
ヤンネルに対応した入出力アドレスを設定してお
く。この状態でシステムは稼動状態となり、時分
割的に、順次チヤンネルが切変り、各チヤンネル
のデータの送受信が行われる。今、チヤンネルカ
ウンタが第０チヤンネルを示していたとすれば、
チヤンネル／アドレス変換装置のデータバスに
は、対応する第０チヤンネルの入出力アドレス信
号が発生している。この入出力アドレス信号をデ
ータ記憶装置のアドレス信号（たとえば上位アド
レス信号）とすることにより、そのチヤンネルの
専有する入出力アドレス群をアクセスすることが
でき、そのチヤンネルの受信データを順次対応ア
ドレスに記憶したり、反対に、そのチヤンネルに
対応する入出力アドレス群を順次アクセスするこ
とにより、シリアルデータをそのチヤンネルに出
力することができる。又重複設定検出装置は、シ
ステムの運用前に作用し、入出力アドレス設定装
置によつて、誤つて重複設定された入出力アドレ
スを表示する。このため、多重伝送装置の暴走を
未然に防止できる。

［実施例］ 以下、本発明を具体的な実施例に基づいて詳述
する。

第１図は、本発明の具体的な一実施例に係る多
重伝送装置に用いられる多重伝送インタフエース
の構成を示したブロツクダイアグラムである。

又第２図は、多重伝送インタフエース２を有す
る多重伝送システム全体の構成を示したブロツク
ダイアグラムである。

多重伝送線路４（シリアル伝送線路）は、ライ
ンドライバ／レシーバ２００に接続されており、
ラインドライバ／レシーバ２００は、データ信号
を多重伝送線路４へ出力し、多重伝送線路４から
チヤンネルカウントパルス、及びデータ信号を受
信する。ラインドライバ／レシーバ２００には、
チヤンネルカウントパルスを入力するチヤンネル
カウンタ２１と、受信データとシリアルデータか
らパラレルデータに変換するシリアル／パラレル
変換器２２が接続されている。シリアル／パラレ
ル変換器２２は、アドレサブルゲート２０１を介
し、データ記憶装置２８に接続され、受信データ
は、１ビツトずつ異なるアドレスに記憶される。
データ記憶装置２８は、記憶ユニツトのRAM２
８１、RAM２８２、RAM２８３、RAM２８４
から成り、それらは、同一アドレスでアクセスさ
れる１ビツトRAMである。各RAMは、さらに、
マルチプレクサ２８５，２８６，２８７，２８８
を有しており、シーケンスコントローラ１のアド
レスバス１１、チヤンネル／アドレス変換装置２
９側のアドレスバス２９１の双方からアクセスさ
れる。RAM選択回路２０６は、多重伝送線路か
ら入力されるリセツトパルスを入力する毎に、
RAM２８１，２８２，２８３，２８４を順次選
択する。即ち、全ての入出力アドレスに対して、
データを記憶するRAMが４個設けられており、
チヤンネルの多重化周期毎に、多重伝送線路から
入力され、記憶されるRAMが切換られる。２連
照回路２０７は、多重伝送線路側からアクセスさ
れていない３つのRAMの内容の多数決の値をと
る機能を有しており、シーケンスコントローラ１
は、データ記憶装置２８に記憶されている入力要
素のデータを多数決値として、読取ることができ
る。チヤンネル／アドレス変換装置２９は、チヤ
ンネル／アドレス設定RAM２９１、マルチプレ
クサ２９２、ラツチ回路２９３、ゲート回路２９
４から成り、伝送線路のチヤンネルと、シーケン
スコントローラの入出力アドレスとの変換を行な
う機能を有する。シーケンスコントローラの入出
力アドレスは、11ビツトで構成されており、１ビ
ツトデータ毎に１アドレスが割当てられている。
チヤンネルは、１チヤンネル当り８ビツトのデー
タを専有している。従つて、各チヤンネルは、１
チヤンネルにつき、８つの入出力アドレスを専有
している。従つて、チヤンネル／アドレス設定
RAM２９１は、チヤンネル番号と、上位８ビツ
トの入出力アドレスとの対応表を記憶しており、
チヤンネルカウンタ２１に設定されているチヤン
ネルの専有する入出力アドレス群の上位８ビツト
のアドレスがラツチ回路２９３に設定される。
又、チヤンネル／アドレス設定RAM２９１は、
そのチヤンネルが入力アドレス群か、出力アドレ
ス群のいずれに対応するか、即ち、入力チヤンネ
ルか、出力チヤンネルであるかを記憶したRAM
を有している。従つてこの信号も、ラツチ回路２
９３に出力され、送信、受信のモード切換の制御
信号として利用されている。結局、入出力アドレ
スの上位８ビツトのアドレス信号が出力される。
即ち本実施例では、最大入出力チヤンネル数は
256である。この対応表は、コンピユータ２６、
コンソールパネル２７を用いて、作成することが
できる。又、入出力アドレスの下位３ビツトは、
クロツク２０５によつてシーケンシヤルに設定さ
れる。

一方、シーケンスコントローラ１からの出力デ
ータは、データ線Ｄを介して、アドレスバス１１
によつて設定されたアドレスの多重伝送線路側か
らアクセスされていない３つのRAMに記憶され
る。データの多重伝送線路への出力は、次の様に
行なわれる。まず、チヤンネルカウンタ２１に設
定されたチヤンネルに、対応するアドレスの選択
されている１の記憶ユニツトの内容がゲート回路
２８９を介して、出力用シフトレジスタ２０２に
クロツク２０５によつてシーケンシヤルに出力さ
れる。次に、パラレル／シリアル変換器２０３に
よつてシリアルデータがラインドライバ／レシー
バ２００を介して多重伝送線路に送出される。

以上の様にして、チヤンネルカウンタ２１は、
零チヤンネルから設定された最大チヤンネルま
で、サイクリツクに変化し、チヤンネル／アドレ
ス変換装置２９は、その時の設定されたチヤンネ
ルに対応した入出力アドレスの上位アドレスを設
定する。入力データはシリアル／パラレル変換器
２２に入力され、アドレツサブルゲート２０１を
介して、１ビツトずつ、RAM選択回路２０６で
選択された１つのRAMに入力される。

第４図ａ，ｂは、チヤンネル／アドレス設定
RAM２９１のデータ構成を示した図である。チ
ヤンネル＃０〜＃ｎに対応する入出力アドレスが
順次記憶されている。入出力アドレスが記憶され
ている相対アドレスがチヤンネル番号と一致して
いる。従つて、チヤンネル信号を相対アドレス信
号とし、それをテーブルの先頭アドレス（SRM）
に加えることにより、そのチヤンネルに対応した
入出力アドレスを記憶した絶対アドレスを求める
ことができる。この絶対アドレス（SRM＋＃）
のデータによつてチヤンネル＃に対応する入出
力アドレスをデータバスに出力することができ
る。又、第４図ｂに示す様に同様な処理によつ
て、チヤンネル＃の入出力モードをアクセス
し、データパスに、入出力モード制御信号を出力
することができる。

入出力アドレス設定装置は、コンピユータ２６
とコンソールパネル２７とで構成されている。第
５図はコンソールパネル２７を示す平面図であ
る。入出力アドレスを入力するために、キーボー
ド２７０が設けられており、入出力アドレスを表
示するためにアドレス表示部２７３、チヤンネル
を表示するためにチヤンネル表示部２７１が設け
られている。

第６図は、コンピユータ２６の処理を示したフ
ローチヤートである。ステツプ100では、選択キ
ー２７５が操作されたかを判別し、操作された場
合には、ステツプ102で入力モードの変換を行う。
入力モードとは、キーボード２７０から入力でき
る値が入出力アドレスであるか、チヤンネルであ
るかを決めるモードであり、そのモードの選択状
態はモード表示部２７４において点灯表示され
る。ステツプ104では、テンキー２７０ａが操作
されたかを判別し、操作された場合には、ステツ
プ106に移行し、現在の入力モードを判別し、そ
のモード側の表示部に入力された値を表示する。
即ち、入出力アドレスモードである場合には、ス
テツプ108で入出力アドレス表示部２７３に入力
値を表示する。又チヤンネルモードである場合に
は、ステツプ110でチヤンネル表示部２７１に入
力値を表示する。以下、説明を簡単にするため、
チヤンネルを基準として入出力アドレスを設定す
るものとする。ステツプ110で、最初のチヤンネ
ル番号が入力され表示される。コンピユータはス
テツプ100、112、116、120をサイクリツクに実行
し、キーの入力があるまでループしている。次に
選択キー275が操作されると、ステツプ100、ステ
ツプ102で入力モードが入出力アドレス側に切替
り、チヤンネル表示部２７１に表示されたチヤン
ネルに対応した入出力アドレスを入力できる状態
となる。テンキー２７０ａを操作して、入出力ア
ドレス表示部２７３に表示する。次にチヤンネル
が入力チヤンネルか出力チヤンネルかを示すた
め、入出力モードキー２７０ｂ，２７０ｃを操作
して、ステツプ114で、入出力モードを設定する。
これはモード表示部２７６に表示される。次に書
込キー２７０ｄを操作すると、ステツプ116で判
別され、ステツプ118で、チヤンネル番号から記
憶すべきアドレスを計算し、このアドレスの
RAM２９１に入出力アドレスを設定する。又同
様に、入出力モードも設定する。この様にして最
初のチヤンネルに対応する入出力アドレスが設定
される。次に更新キー２７０ｅ，２７０ｆが操作
されるとステツプ122で選択されていない入力モ
ード側即ち、チヤンネルの表示値を＋１又は−１
更新し、次のチヤンネルの入出力アドレスが設定
し得る状態とする。次に入出力アドレスを入力し
て上記と同様の操作をすれば入出力アドレスが設
定される。この様に順次すべてのチヤンネルは番
号を変化させて入出力アドレスを設定することが
でる。

上例は、チヤンネルを基準とする設定方法につ
いて説明したが、入出力アドレスを基準として、
チヤンネル番号を順次入力設定することもでき
る。

重複設定検出装置は入出力アドレス設定装置と
同様にコンピユータ２６およびコンソールパネル
２７とで構成されている。重複設定検出装置は入
出力アドレス設定装置によつて設定された入出力
アドレスが異なつたチヤンネルに対して重複して
設定されることを検出する機能を有したものであ
る。第７図はコンピユータ２６の処理を示したフ
ローチヤートであり、第８図ａは第４図ａと同様
にチヤンネル／アドレス設定RAMの内容を具体
的に表示したものである。第８図ｂは本重複して
設定された入出力アドレスを検出するために作成
した入出力アドレスとチヤンネルとの対応表であ
る。計算機はステツプ200から実行を開始する。
ステツプ200からステツプ210のルーチンはチヤン
ネル／アドレス設定RAM２９１に形成された入
出力アドレステーブルから入出力アドレスの小さ
い順番にその入出力アドレスとそれに対応したチ
ヤンネル番号とを対応させたテーブル第８図ｂを
作成するルーチンである。IOADCは入出力アド
レスを示すパラメータである。ステツプ202で、
IOADCの示す入出力アドレスをチヤンネル／ア
ドレス設定RAMをアクセスして、それが記憶さ
れているアドレスを検出する。ステツプ２０４で
IOADCによつて特定された入出力アドレスと、
共にそれが記憶されているアドレス即ちチヤンネ
ル番号が第８図ｂのシステムテーブルのように作
成される。ステツプ208でIOADCの値を１更新し
てステツプ202から再度サーチを繰り返すことに
よりシステムテーブルとして第８図ｂの表が作成
される。

次にステツプ212に移行してパラメータROCの
値を作成されたテーブルの先頭アドレスSTAD
にセツトし、ステツプ214でROCの指定するアド
レスの内容を入出力アドレス表示部273に表示す
る。次にステツプ216に移り、ROCの値を１更新
してステツプ218に移行してそのROCの指定する
アドレスの内容即ちチヤンネル番号をチヤンネル
表示部２７１に表示する。これにより入出力アド
レスの小さい順に入出力アドレスとそれに対応し
たチヤンネル番号が表示されることになる。次に
ステツプ220に移りキーの入力を待ち、ステツプ
224で「＋１」のキーが操作されるとステツプ226
に移行してROCの値を１更新してステツプ214に
移行する。即ち次のテーブルをアクセスして次の
入出力アドレスとそれに対応したチヤンネルの表
示することになる。またステツプ228で「−１」
のキーが入力されるとステツプ230に移り１つ前
の入出力アドレスを再表示することになる。この
ようにして「＋１」キー２７０ｅ、「−１」キー
２７０ｆの操作により入出力アドレスとそれに対
応したチヤンネル番号を順次入出力アドレス表示
部２７３、チヤンネル表示部２７１に表示するこ
とができる。従つて重複設定がある場合には入出
力アドレスが変化しないがチヤンネルが番号変化
することになる。これによつて容易に入出力アド
レスの重複設定を検出することができる。以上の
実施例では一例として入出力アドレスとそのチヤ
ンネルを順次表示するようにして重複設定を検出
するようにしている。しかし本発明はこれらの実
施例に限定されることなく自動的にその重複部分
を検出してその入出力アドレス及びチヤンネルを
表示するようにしてもよい。

［発明の効果］ 本発明は、チヤンネル／アドレス変換装置に、
チンネル番号によつて特定されるアドレスに入出
力アドレスを記憶した記憶装置を使用している。
従つて、記憶装置のアドレスバスからチヤンネル
信号を入力すれば、そのデータバスには記憶され
た入出力アドレス信号が出力され、容易にチヤン
ネル／アドレスの変換を行うことができる。又、
上記方式であるため、集積度が高く一台の装置で
の変換チヤンネル数を向上させることができる。
又、チヤンネル／入出力アドレス変換装置には、
入出力アドレス設定装置が接続されているため、
アドレスの設定、変更、を容易に行うことができ
る。又、重複設定検出装置によつて、入出力アド
レスの重複設定を容易に検出でき、システムの暴
走を未然に防止でき、システムの変更設計が容易
になる。

【図面の簡単な説明】

第１図は、本発明の具体的な一実施例に係る多
重伝送インタフエースの構成を示したブロツクダ
イアグラムである。第２図は多重伝送装置全体の
構成を示したブロツクダイアグラムである。第３
図は多重伝送線路上に表われる信号波形を示した
波形図である。第４図は、実施例装置のチヤンネ
ル／アドレス設定RAMのデータ構造を示した構
造図である。第５図は、同実施例装置のコンソー
ルパネルを示した平面図である。第６図は同実施
例装置の有するコンピユータ処理を示したフロー
チヤートである。第７図はコンピユータ２６の処
理を示したフローチヤートである。第８図は、同
コンピユータの処理によつて作成されるシステム
テーブルを表わした構成図である。 Ｐ１……リセツトパルス、Ｐ２，Ｐ４……デー
タ信号、Ｐ６……チヤンネルカウントパルス、２
７１……チヤンネル表示部、２７２……データ表
示部、２７０……キーボード。

Claims (1)

1. 【特許請求の範囲】 １ 複数の送受信ユニツトが接続された時分割の
   多重伝送線路と、シーケンスコントローラとの間
   を接続するインタフエースを備えたシーケンスコ
   ントローラの多重伝送装置であつて、 前記インタフエースは、前記多重伝送線路に接
   続され、該多重線路のチヤンネルを決定するカウ
   ントパルスを入力するチヤンネルカウンタと、 前記シーケンスコントローラと前記多重伝送線
   路の間に配設された、バツフアであつて、前記シ
   ーケンスコントローラのアドレスバスに接続さ
   れ、入出力アドレスの指定によつてアクセスされ
   るデータ記憶装置と、 前記チヤンネルに対応した前記入出力アドレス
   を記憶し、アドレスバスを前記チヤンネルカウン
   タに接続し、データバスを前記データ記憶装置を
   アクセスするそのアドレスバスに接続した記憶装
   置から成り前記チヤンネルと入出力アドレスの変
   換を行なうチヤンネル／アドレス変換装置と、 前記チヤンネル／アドレス変換装置に対し、該
   装置へのアクセスが可能に接続され、前記チヤン
   ネルに対応した前記入出力アドレスを前記チヤン
   ネル／アドレス変換装置に設定する入出力アドレ
   ス設定装置と、 前記チヤンネル／アドレス設定装置によつて設
   定された入出力アドレスの重複設定を検出し、重
   複した入出力アドレスを表示する重複設定検出装
   置とから成ることを特徴とするシーケンスコント
   ローラの多重伝送装置。