JPH0339420B2

JPH0339420B2 -

Info

Publication number: JPH0339420B2
Application number: JP25004884A
Authority: JP
Inventors: Toshihiko Yomogida; Takeshi Yamashita; Shuhei Noro; Shigeki Komeichi; Yoshizumi Futamura
Original assignee: Toyota Motor Corp; Toyoda Koki KK
Current assignee: Toyota Motor Corp; Toyoda Koki KK
Priority date: 1984-11-27
Filing date: 1984-11-27
Publication date: 1991-06-13
Also published as: JPS61128645A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のマシンユニツトのそれぞれに
設けられたリミツトスイツチ、リレー等の入出力
要素とシーケンスコントローラとの間を多重伝送
線路を介して接続するようにした多重伝送装置に
関する。

特に、多重伝送線路のチヤンネルとシーケンス
コントローラの制御の対象となる入出力要素の入
出力アドレスの変換を可変的に容易に行うことの
できる機能を有した多重伝送装置に関する。

〔従来の技術〕

従来、数多くのマシンユニツトを、同期制御す
るシステムとしてシリアル伝送路を介してシーケ
ンスコントローラで時分割制御する制御システム
が知られている。

この制御システムは、第２図に示す様に、チヤ
ンネルを制御するマスタコントロールユニツト３
と、多重伝送線路４と、各マシンユニツトを制御
するシーケンスコントローラ１と、シーケンスコ
ントローラ１と多重伝送線路４とのインタフエー
スである多重伝送インタフエイス２と、多重伝送
線路４に接続され、各マシンユニツトに配設され
ている送信ユニツト５２，５３、受信ユニツト５
１，５４等から成る。

マスタコントロールユニツト３は、第３図に示
す様に、リセツトパルスＰ１、チヤンネルカウン
トパルスＰ６を順次出力する。各送受信ユニツト
は、デイツプスイツチ５３１，５１１等で特定の
チヤンネル番号が設定されており、それの有する
チヤンネルカウンタ５３２，５１２の値が、設定
されたチヤンネル番号と等しくなつたとき、その
チヤンネル番号によつて特定された送受信ユニツ
トは、多重伝送線路にデータ信号Ｐ２，Ｐ４を出
力したり、多重伝送線路からデータ信号Ｐ２，Ｐ
４を入力する。

マスタコントローラユニツト３の出力するリセ
ツトパルスＰ１は、各送受信ユニツトの有するチ
ヤンネルカウンタ５３２，５１２及び多重伝送イ
ンタフエイス２の有するチヤンネルカウンタの内
容をリセツトし、チヤンネル番号を零とする。ま
たチヤンネルカウントパルスＰ６は、一定周期で
マスタコントロールユニツト３から出力されてお
り、各チヤンネルカウンタの値を１だけ更新し、
伝送線路の使用されているチヤンネルを順次更新
する。設定された最大チヤンネルまで更新される
と、次にリセツトパルスＰ１が出力され、伝送線
路は、再度零チヤンネルから順次時分割多重化さ
れる。

この様に、マスタコントロールユニツト３は、
伝送線路のチヤンネルを時分割制御しており、各
送受信ユニツトは、それの有するチヤンネルに、
伝送線路が設定されたとき、シーケンスコントロ
ーラ１との間でデータの送受信を行なうことがで
きる。以上の様にして、送信ユニツト５２，５３
は、それぞれのチヤンネルを利用して、リミツト
スイツチ、操作スイツチ、リレー接点等の入力要
素の状態をシーケンスコントローラ１に出力する
ことができ、又シーケンスコントローラ１は、受
信ユニツト５１，５４へ、それぞれのチヤンネル
を利用して、ランプ、リレーコイル等の出力要素
の作動状態を示す信号を出力することができる。

従来の多重伝送装置は、上記の構成、作用によ
り複数のマシンユニツトをシーケンスコントロー
ラによつて制御するものである。

〔発明が解決しようとする問題点〕

上記多重伝送システムには、シーケンスコント
ローラ１と多重伝送線路４との間のインタフエー
スである多重伝送インタフエイス２が設けられて
いる。この多重伝送インタフエイス２は、独立に
シーケンスコントローラが入出力アドレス単位で
制御するデータと、チヤンネル単位の時分割多重
化されたデータとの相互変換を行う装置である。
従つて、本多重伝送インタフエイス２において、
チヤンネルと、シーケンスコントローラの制御単
位の入出力アドレスとの相互変換を行う装置が必
要であり、この対応関係は、容易に変更できるの
がシステムの設計及び運用上望ましい。しかしな
がら、従来装置は、各チヤンネル毎にデイプスイ
ツチを設け、対応する入出力アドレスを設定する
もにであつた。このため、装置の容積が大きく、
１多重伝送装置当りのチヤンネル数を大きくとる
ことができなかつた。又チヤンネルから入出力ア
ドレスへの変換には、デコーダ及びデイプスイツ
チの動作状態に対応したコード発生器を使用して
いたため、回路構成が複雑であつた。

そこで、本発明は、上記欠点を改良するために
成されたものであり、チヤンネル／入出力アドレ
スの変換及びそれらの設定、変更を容易に行うと
共に、集積度を向上させて変換チヤンネル数を多
くすることを目的とする。

〔問題点を解決するための手段〕

本発明は、複数の送受信ユニツトが接続された
時分割の多重伝送線路と、シーケンスコントロー
ラとの間を接続するインタフエースに、前記多重伝送線路に接続され、該多重伝送線路
のチヤンネルを決定するカウントパルスを入力す
るチヤンネルカウンタと、前記シーケンスコントローラと前記多重伝送線
路の間に配設された、バツフアであつて、前記シ
ーケンスコントローラのアドレスバスに接続さ
れ、入出力アドレスの指定によつてアクセスされ
るデータ記憶装置と、前記チヤンネルに対応した前記入出力アドレス
を記憶し、アドレスバスを前記チヤンネルカウン
タに接続し、データバスを前記データ記憶装置を
アクセスするそのアドレスバスに接続した記憶装
置から成る前記チヤンネルと入出力アドレスを相
互変換するチヤンネル／アドレス変換装置と、前記チヤンネル／アドレス変換装置に対し、該
装置へのアクセスが可能に接続され、前記チヤン
ネルに対応した前記入出力アドレスを前記チヤン
ネル／アドレス変換装置に設定する入出力アドレ
ス設定装置と、を設けたことを特徴とするもので
ある。

本発明装置は、チヤンネルと入出力アドレスと
を変換する変換装置に、チヤンネルによつて特定
されるアドレスに、そのチヤンネルに対応する入
出力アドレスをデータとして記憶した記憶装置を
用いていることを特徴としている。従つて、チヤ
ンネル信号をアドレス信号として、その記憶装置
をアクセスすれば、そのデータ線上に入出力アド
レス信号を取出すことができ、チヤンネル／入出
力アドレスの変換が容易に行われる。又、変換装
置には、各チヤンネルに対応した入出力アドレス
を設定する入出力アドレス設定装置が設けられて
おり、該装置によつて、前記記憶装置に入出力ア
ドレスを設定できる。

前記チヤンネルカウンタの値は、シーケンシヤ
ルに変化する番号を示し、伝送線路が現在その番
号のチヤンネルに使用されていることを示してい
る。各チヤンネルは、シーケンスコントローラか
ら見て、入力要素、出力要素のための入力用チヤ
ンネルと出力用チヤンネルに分けられている。入
力用チヤンネルは、送信ユニツトから、データを
シーケンスコントローラ側に伝送するチヤンネル
であり、出力用チヤンネルはシーケンスコントロ
ーラから受信ユニツトへデータを出力するための
チヤンネルである。従つて、入力用チヤンネルは
入力アドレスに、出力用チヤンネルは出力アドレ
スに対応する。

前記データ記憶装置は、シーケンスコントロー
ラから入出力アドレスを指定して、アクセスされ
ると同時に、チヤンネル／アドレス変換装置から
もアクセスされる。通常、１のチヤンネルは、複
数の入力又は出力要素を制御するデータを伝送す
るので、１のチヤンネルが、入力又は出力アドレ
ス群と対応する。従つてチヤンネルに対応する入
出力アドレスは、前記入出力アドレス群の代表値
で表される。

前記チヤンネル／アドレス変換装置は、チヤン
ネルカウンタ及び入出力アドレス設定装置の双方
からアクセス可能に接続されている。

〔作用〕

まず、入出力アドレス設定装置によつて、各チ
ヤンネルに対応した入出力アドレスを設定してお
く。この状態でシステムは稼動状態となり、時分
割的に、順次チヤンネルが切変り、各チヤンネル
のデータの送受信が行われる。今、チヤンネルカ
ウンタが第０チヤンネルを示していたとすれば、
チヤンネル／アドレス変換装置のデータバスに
は、対応する第０チヤンネルの入出力アドレス信
号が発生している。この入出力アドレス信号をデ
ータ記憶装置のアドレス信号（たとえば上位アド
レス信号）とすることにより、そのチヤンネルの
専有する入出力アドレス群をアクセスすることが
でき、そのチヤンネルの受信データを順次対応ア
ドレスに記憶したり、反対に、そのチヤンネルの
対応する入出力アドレス群を順次アクセスするこ
とにより、シリアルデータをそのチヤンネルに出
力することができる。

〔実施例〕

以下、本発明を具体的な実施例に基いて詳述す
る。

第１図は、本発明の具体的な一実施例に係る多
重伝送装置の構成を示したブロツクダイアグラム
である。

又第２図は、多重伝送インタフエイス２を有す
る多重伝送装置全体の構成を示したブロツクダイ
アグラムである。

多重伝送線路４（シリアル伝送線路）は、ライ
ンドライバ／レシーバ２００に接続されており、
ラインドライバ／レシーバ２００は、データ信号
を多重伝送線路４へ出力し、多重伝送線路４か
ら、チヤンネルカウントパルス、及びデータ信号
を受信する。ラインドライバ／レシーバ２００に
は、チヤンネルカウントパルスを入力するチヤン
ネルカウンタ２１と、受信データをシリアルデー
タからパラレルデータに変換するシリアル／パラ
レル変換器２２が接続されている。シリアル／パ
ラレル変換器２２は、アドレサブルゲート２０１
を介し、データ記憶装置２８に接続され、受信デ
ータは、１ビツトずつ異なるアドレスに記憶され
る。データ記憶装置２８は、記憶ユニツトの
RAM２８１、RAM２８２、RAM２８３、
RAM２８４から成り、それらは、同一アドレス
でアクセスされる１ビツトRAMである。各
RAMは、さらに、マルチプレクサ２８５，２８
６，２８７，２８８を有しており、シーケンスコ
ントローラ１のアドレスバス１１、チヤンネル／
アドレス変換装置２９側のアドレスバス２９１の
双方からアクセスされる。RAM選択回路２０６
は、多重伝送線路から入力されるリセツトパルス
を入力する毎に、RAM２８１，２８２，２８
３，２８４を順次選択する。即ち、全ての入出力
アドレスに対して、データを記憶するRAMが４
個設けられており、チヤンネルの多重化周期毎
に、多重伝送線路から入力され、記憶される
RAMが切換られる。２連照合回路２０７は、多
重伝送線路側からアクセスされていない３つの
RAMの内容の多数決の値をとる機能を有してお
り、シーケンスコントローラ１は、データ記憶装
置２８に記憶されている入力要素のデータを多数
決値として、読取ることができる。

チヤンネル／アドレス変換装置２９は、チヤン
ネル／アドレス設定RAM２９１、マルチプレク
サ２９２、ラツチ回路２９３、ゲート回路２９４
から成り、伝送線路のチヤンネルと、シーケンス
コントローラの入出力アドレスとの変換を行なう
機能を有する。シーケンスコントローラの入出力
アドレスは、11ビツトで構成されており、１ビツ
トデータ毎に１アドレスが割当てられている。チ
ヤンネルは、１チヤンネル当り８ビツトのデータ
を専有している。従つて、各チヤンネルは、１チ
ヤンネルにつき、８つの入出力アドレスを専用し
ている。従つて、チヤンネル／アドレス設定
RAM２９１は、チヤンネル番号と、上位８ビツ
トの入出力アドレスとの対応表を記憶しており、
チヤンネルカウンタ２１に設定されているチヤン
ネルの専有する入出力アドレス群の上位８ビツト
のアドレスがラツチ回路２９３に設定される。
又、チヤンネル／アドレス設定RAM２９１は、
そのチヤンネルが入力アドレス群、か出力アドレ
ス群のいずれに対応するか、即ち、入力チヤンネ
ルか、出力チヤンネルであるかを記憶したRAM
を有している。従つてこの信号も、ラツチ回路２
９３に出力され、送信、受信のモード切換の制御
信号として利用されている。結局、入出力アドレ
スの上位８ビツトのアドレス信号が出力される。
即ち本実施例では、最大入出力チヤンネル数は
256である。この対応表は、コンピユータ２６、
コンソールパネル２７を用いて、作成することが
できる。又、入出力アドレスの下位３ビツトは、
クロツク２０５によつてシーケンシヤルに設定さ
れる。

一方、シーケンスコントローラ１からの出力デ
ータは、データ線Ｄを介して、アドレスバス１１
によつて設定されたアドレスの多重伝送線路側か
らアクセスされていない３つのRAMに記憶され
る。データの多重伝送線路への出力は、次の様
に、行なわれる。まず、チヤンネルカウンタ２１
に設定されたチヤンネルに対応するアドレスの選
択されている１の記憶ユニツトの内容が、ゲート
回路２８９を介して出力用シフトレジスタ２０２
にクロツク２０５によつてシーケンシヤルに出力
される。次に、パラレル／シリアル変換器２０３
によつてシリアルデータがラインドライバ／レシ
ーバ２００を介して多重伝送線路に送出される。

以上の様にして、チヤンネルカウンタ２１は、
零チヤンネルから設定された最大チヤンネルま
で、サイクリツクに変化し、チヤンネル／アドレ
ス変換器２９は、その時の設定されたチヤンネル
に対応した入出力アドレスの上位アドレスを設定
する。入力データはシリアル／パラレル変換器２
２に入力され、アドレツサブルゲート２０１を介
して、１ビツトずつ、RAM選択回路２０６で選
択された１つのRAMに入力される。

第４図ａ，ｂは、チヤンネル／アドレス設定
RAM２９１のデータ構成を示した図である。チ
ヤンネル＃０〜＃ｎに対応する入出力アドレスが
順次記憶されている。入出力アドレスが記憶され
ている相対アドレスがチヤンネル番号と一致して
いる。従つて、チヤンネル信号を相対アドレス信
号とし、それをテーブルの先頭アドレス（SRM）
に加えることにより、そのチヤンネルに対応した
入出力アドレスを記憶した絶対アドレスを求める
ことができる。この絶対アドレス（SRM＋＃Ｉ）
によつてチヤンネル＃Ｉの入出力アドレスをデー
タバスに出力することができる。又、第４図ｂに
示す様に同様な処理によつて、チヤンネル＃Ｉの
入出力モードをアクセスし、データバスに、入出
力モード制御信号を出力することができる。

入出力アドレス設定装置は、コンピユータ２６
とコンソールパネル２７とで構成されている。第
５図はコンソールパネル２７を示す平面図であ
る。入出力アドレスを入力するために、キーボー
ド２７０が設けられており、入出力アドレスを表
示するためにアドレス表示部２７３、チヤンネル
を表示するためにチヤンネル表示部２７１が設け
られている。

第６図は、コンピユータ２６の処理を示したフ
ローチヤートである。ステツプ１００では、選択
キー２７５が操作されたかを判別し、操作された
場合には、ステツプ１０２で入力モードの変換を
行う。入力モードとは、キーボード２７０から入
力できる値が入出力アドレスであるか、チヤンネ
ルであるかを決めるモードであり、そのモードの
選択状態はモード表示部２７４において点灯表示
される。ステツプ１０４では、テンキー２７０ａ
が操作されたかを判別し、操作された場合には、
ステツプ１０６に移行し、現在の入力モードを判
別し、そのモード側の表示部に入力された値を表
示する。即ち、入出力アドレスモードである場合
には、ステツプ１０８で入出力アドレス表示部２
７３に入力値を表示する。又チヤンネルモードで
ある場合には、ステツプ１１０でチヤンネル表示
部２７１に入力値を表示する。以下、説明を簡単
にするため、チヤンネルを基準として入出力アド
レスを設定するものとする。ステツプ１１０で、
最初のチヤンネル番号が入力され表示される。コ
ンピユータはステツプ１００，１１２，１１６，
１２０をサイクリツクに実行し、キーの入力があ
るまでループしている。次に選択キー２７５が操
作されると、ステツプ１００、ステツプ１０２で
入力モードが入出力アドレス側に切替り、チヤン
ネル表示部２７１に表示されたチヤンネルに対応
した入出力アドレスを入力できる状態となる。テ
ンキー２７０ａを操作して、入出力アドレス表示
部２７３に表示する。次にチヤンネルが入力チヤ
ンネルか出力チヤンネルかを示すため、入出力モ
ードキー２７０ｂ，２７０ｃを操作して、ステツ
プ１１４で、入出力モードを設定する。これはモ
ード表示部２７６に表示される。次に書込キー２
７０ｄを操作すると、ステツプ１１６で判別さ
れ、ステツプ１１８で、チヤンネル番号から記憶
すべきアドレスを計算し、そのアドレスのRAM
２９１に入出力アドレスを設定する。又同様に、
入出力モードも設定する。この様にして最初のチ
ヤンネルに対応する入出力アドレスが設定され
る。次に更新キー２７０ｅ，２７０ｆが操作され
るとステツプ１２２で選択されていない入力モー
ド側即ち、チヤンネルの表示値を＋１又は−１更
新し、次のチヤンネルの入出力アドレスが設定し
得る状態とする。次に入出力アドレスを入力して
上記と同様の操作をすれば入出力アドレスが設定
される。この様に順次すべてのチヤンネルは番号
を変化させて入出力アドレスを設定することがで
きる。

上例は、チヤンネルを基準とする設定方法につ
いて説明したが、入出力アドレスを基準として、
チヤンネル番号を順次入力設定することもでき
る。

〔発明の効果〕

本発明は、チヤンネル／アドレス変換装置に、
チンネル番号によつて特定されるアドレスに入出
力アドレスを記憶した記憶装置を使用している。
従つて、記憶装置のアドレスバスからチヤンネル
信号を入力すれば、そのデータバスには記憶する
入出力アドレス信号が出力され、容易にチヤンネ
ル／アドレスの変換を行うことができる。又、上
記方式であるため、集積度が高く一台の装置での
変換チヤンネル数を向上させることができる。
又、チヤンネル／入出力アドレス変換装置には、
入出力アドレス設定装置が接続されているため、
アドレスの設定、変更、を容易に行うことができ
る。

【図面の簡単な説明】

第１図は、本発明の具体的な一実施例に係る多
重伝送装置のインターフエイス部の構成を示した
ブロツクダイアグラムである。第２図は制御シス
テム全体の構成を示したブロツクダイアグラムで
ある。第３図は多重伝送線路上に表われる信号波
形を示した波形図である。第４図は、実施例装置
のチヤンネル／アドレス設定RAMのデータ構造
を示した構造図である。第５図は、同実施例装置
のコンソールパネルを示した平面図である。第６
図は同実施例装置の有するコンピユータ処理を示
したフローチヤートである。Ｐ１…リセツトパルス、Ｐ２，Ｐ４データ信
号、Ｐ６…チヤンネルカウントパルス、２７１…
チヤンネル表示部、２７２…データ表示部、２７
０…キーボード。

Claims

【特許請求の範囲】１複数の送受信ユニツトが接続された時分割の
多重伝送線路と、シーケンスコントローラとの間
を接続するインタフエースを備えたシーケンスコ
ントローラの多重伝送装置であつて、前記インタフエースは、前記多重伝送線路に接続され、該多重伝送線路
によつてデータ伝送を行うチヤンネルを決定する
カウントパルスを入力するチヤンネルカウンタ
と、前記シーケンスコントローラと前記多重伝送線
路の間に配設された、バツフアであつて、前記シ
ーケンスコントローラのアドレスバスに接続さ
れ、入出力アドレスの指定によつてアクセスされ
るデータ記憶装置と、前記チヤンネルに対応した前記入出力アドレス
を記憶し、アドレスバスを前記チヤンネルカウン
タに接続し、データバスを前記データ記憶装置を
アクセスするそのアドレスバスに接続した記憶装
置から成る前記チヤンネルと入出力アドレスの変
換を行うチヤンネル／アドレス変換装置と、前記チヤンネル／アドレス変換装置に対し、該
装置へのアクセスが可能に接続され、前記チヤン
ネルに対応した前記入出力アドレスを前記チヤン
ネル／アドレス変換装置に設定する入出力アドレ
ス設定装置と、から成ることを特徴とするシーケ
ンスコントローラの多重伝送装置。