JPH0334138U - - Google Patents
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- Publication number
- JPH0334138U JPH0334138U JP9423789U JP9423789U JPH0334138U JP H0334138 U JPH0334138 U JP H0334138U JP 9423789 U JP9423789 U JP 9423789U JP 9423789 U JP9423789 U JP 9423789U JP H0334138 U JPH0334138 U JP H0334138U
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- 230000015654 memory Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
Description
第１図はこの考案の一実施例によるデータ配列
変換回路のブロツク図、第２図は前段メモリ回路
の入出力を表わしたタイムチヤート、第３図はセ
レクタ格子回路の入出力を表わしたタイムチヤー
ト、第４図は後段メモリ回路の入出力を表わした
タイムチヤート、第５図は前段メモリ回路及び後
段メモリ回路の詳細ブロツク図、第６図はセレク
タ格子回路の詳細ブロツク図、第７図は従来のデ
ータ配列変換回路の一実施例を示すブロツク図、
第８図は第７図に示したタイムチヤートである。 図において、１……入力データ、２……前段メ
モリ回路、３……セレクタ格子回路、４……後段
メモリ回路、５……出力データである。なお、各
図中の同一符号は同一ないし相当部分を示す。
変換回路のブロツク図、第２図は前段メモリ回路
の入出力を表わしたタイムチヤート、第３図はセ
レクタ格子回路の入出力を表わしたタイムチヤー
ト、第４図は後段メモリ回路の入出力を表わした
タイムチヤート、第５図は前段メモリ回路及び後
段メモリ回路の詳細ブロツク図、第６図はセレク
タ格子回路の詳細ブロツク図、第７図は従来のデ
ータ配列変換回路の一実施例を示すブロツク図、
第８図は第７図に示したタイムチヤートである。 図において、１……入力データ、２……前段メ
モリ回路、３……セレクタ格子回路、４……後段
メモリ回路、５……出力データである。なお、各
図中の同一符号は同一ないし相当部分を示す。
Claims (1)
- 任意の順序で入力したシリアルデータを一時保
持して特定の順序で出力する前段メモリと、複数
の上記前段メモリからパラレルに入力したデータ
を特定の配列に並び換えて出力するセレクタ格子
と、上記セレクタ格子から特定の順序で入力した
シリアルデータを一時保持して任意の順序で出力
する後段メモリ部とを備えたデータ配列変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9423789U JPH0334138U (ja) | 1989-08-10 | 1989-08-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9423789U JPH0334138U (ja) | 1989-08-10 | 1989-08-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334138U true JPH0334138U (ja) | 1991-04-03 |
Family
ID=31643579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9423789U Pending JPH0334138U (ja) | 1989-08-10 | 1989-08-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334138U (ja) |
-
1989
- 1989-08-10 JP JP9423789U patent/JPH0334138U/ja active Pending
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