JPH033414A - 段数可変ｍ系列符号発生器 - Google Patents
段数可変ｍ系列符号発生器Info
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- JPH033414A JPH033414A JP1136113A JP13611389A JPH033414A JP H033414 A JPH033414 A JP H033414A JP 1136113 A JP1136113 A JP 1136113A JP 13611389 A JP13611389 A JP 13611389A JP H033414 A JPH033414 A JP H033414A
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- Japan
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- 238000004891 communication Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送の分野等に応用されているスペクト
ラム拡散通信に用いられるｍ系列符号発生器に係わり、
特にシフトレジスタの段数を可変とした段数可変ｍ系列
符号発生器に関する。
ラム拡散通信に用いられるｍ系列符号発生器に係わり、
特にシフトレジスタの段数を可変とした段数可変ｍ系列
符号発生器に関する。
スペクトラム拡散通信は、選択呼び出しが可能なこと、
信号秘匿が可能なこと、符号分割多重が可能なこと、傍
受を回避することができること等の優れた特長をもって
いる。このスペクトラム拡散通信では、ｍ系列符号発生
器を使用している。
信号秘匿が可能なこと、符号分割多重が可能なこと、傍
受を回避することができること等の優れた特長をもって
いる。このスペクトラム拡散通信では、ｍ系列符号発生
器を使用している。
ここでｍ系列とは最長符号系列の意味で、帰還符号発生
器で発生することのできる最も長い符号系刊本いう。
器で発生することのできる最も長い符号系刊本いう。
従来、このようなｍ系列符号発生器はハードウェアが複
雑になるのを避けるため、用途に合わせてシフトレジス
タの段数を決定していた。そして、段数は固定したまま
で、符号系列を生成するのに用いられる帰還出力を取り
出す点としての帰還タップ情報のみを変化させるのが一
般的であった。
雑になるのを避けるため、用途に合わせてシフトレジス
タの段数を決定していた。そして、段数は固定したまま
で、符号系列を生成するのに用いられる帰還出力を取り
出す点としての帰還タップ情報のみを変化させるのが一
般的であった。
このように従来のｍ系列符号発生器は、シフトレジスタ
の段数や帰還タップパターンが固定されていたために、
限られた用途にしか使用することができないという問題
があった。これは、汎用性が要求されるカスタムＬＳＩ
化を行う場合に大きな問題となった。
の段数や帰還タップパターンが固定されていたために、
限られた用途にしか使用することができないという問題
があった。これは、汎用性が要求されるカスタムＬＳＩ
化を行う場合に大きな問題となった。
また、シフトレジスタの段数を可変に使用とした場合、
ｍ系列符号の発生に使用されているシフトレジスタの段
数分だけ内部状態がすべて１”になったことを示すエポ
ック信号を発生させるために、シフトレジスタの使用し
ていない部分をマスクするレジスタあるいはＲＯＭ （
リード・オンリ・メモリ）等の素子が必要とされた。マ
スクレジスタを用いる場合には、マスクパターンを外部
からロードすることが必要なため、制御が複雑になると
いう問題があった。また、ＲＯＭを用いる方法では、カ
スタムＬＳＩ化を行うことが困難になるという問題があ
った。
ｍ系列符号の発生に使用されているシフトレジスタの段
数分だけ内部状態がすべて１”になったことを示すエポ
ック信号を発生させるために、シフトレジスタの使用し
ていない部分をマスクするレジスタあるいはＲＯＭ （
リード・オンリ・メモリ）等の素子が必要とされた。マ
スクレジスタを用いる場合には、マスクパターンを外部
からロードすることが必要なため、制御が複雑になると
いう問題があった。また、ＲＯＭを用いる方法では、カ
スタムＬＳＩ化を行うことが困難になるという問題があ
った。
そこで本発明の目的は、回路およびその制御を簡略化す
ることのできる段数可変ｍ系列符号発生器を提供するこ
とにある。
ることのできる段数可変ｍ系列符号発生器を提供するこ
とにある。
本発明では、（ｉ）帰還タップパターンを保持する帰還
タップパターン保持レジスタと、（ｉｉ）所定段のシフ
トレジスタと、（ｉｉｉ＞帰還タップパターン保持レジ
スタとシフトレジスタのそれぞれ対応する位置のビット
の論理積をとるアンドゲートと、（ｉｖ）このアンドゲ
ートの出力の排他的論理和をとりｍ系列符号とすると共
に前記したシフトレジスタの入力とする排他的論理和ゲ
ートと、（Ｖ）帰還タップパターン保持レジスタの出力
を論理演算することによって所望のマスクパターンを保
持するマスクパターンレジスタと、（ｖｉ）前記したシ
フトレジスタとマスクパターンレジスタのそれぞれ対応
する位置のビットの論理和をとるオアゲートと、（ｖｉ
ｉ）これらのオアゲートの出力のナンドをとりエポック
信号を出力するナンドゲートとを段数可変ｍ系列符号発
生器に具備させる。
タップパターン保持レジスタと、（ｉｉ）所定段のシフ
トレジスタと、（ｉｉｉ＞帰還タップパターン保持レジ
スタとシフトレジスタのそれぞれ対応する位置のビット
の論理積をとるアンドゲートと、（ｉｖ）このアンドゲ
ートの出力の排他的論理和をとりｍ系列符号とすると共
に前記したシフトレジスタの入力とする排他的論理和ゲ
ートと、（Ｖ）帰還タップパターン保持レジスタの出力
を論理演算することによって所望のマスクパターンを保
持するマスクパターンレジスタと、（ｖｉ）前記したシ
フトレジスタとマスクパターンレジスタのそれぞれ対応
する位置のビットの論理和をとるオアゲートと、（ｖｉ
ｉ）これらのオアゲートの出力のナンドをとりエポック
信号を出力するナンドゲートとを段数可変ｍ系列符号発
生器に具備させる。
そして、帰還タップ情報を帰還タップパターン保持レジ
スタにセットすることで、任意の段数のｍ系列符号を発
生できるようにする。また、帰還タップ情報からマスク
パターンを生成することによって、回路およびその制御
の簡略化を達成する。
スタにセットすることで、任意の段数のｍ系列符号を発
生できるようにする。また、帰還タップ情報からマスク
パターンを生成することによって、回路およびその制御
の簡略化を達成する。
以下、実施例につき本発明の詳細な説明する。
第１図は本発明の一実施例における段数可変ｍ系列符号
発生器の概念を表わしたものである。この段数可変ｍ系
列符号発生器は、帰還タップ情報を保持するための帰還
タップパターン保持レジスタ１１と、ｎ＆のシフトレジ
スタ１２およびエポック信号を発生させるためのマスク
パターンレジスタ１３の３つのレジスタと、幾つかの論
理ゲートから構成されている。ここでアンドゲート１４
は、ｎ段のシフトレジスタ１２と帰還タップパターン保
持レジスタ１１との対応するビットの論理積をとるゲー
ト回路である。これらのｎ個のアンドゲート１４の出力
は、ｎ入力の排他論理和回路（ＥＸ−ＯＲ）１５に入力
され、ここからｍ系列符号１６が出力されるようになっ
ている。このｍ系列符号１６は、ｎ段のシフトレジスタ
１２の最上位ビット（ＭＳＢ）に帰還されるようになっ
ている。
発生器の概念を表わしたものである。この段数可変ｍ系
列符号発生器は、帰還タップ情報を保持するための帰還
タップパターン保持レジスタ１１と、ｎ＆のシフトレジ
スタ１２およびエポック信号を発生させるためのマスク
パターンレジスタ１３の３つのレジスタと、幾つかの論
理ゲートから構成されている。ここでアンドゲート１４
は、ｎ段のシフトレジスタ１２と帰還タップパターン保
持レジスタ１１との対応するビットの論理積をとるゲー
ト回路である。これらのｎ個のアンドゲート１４の出力
は、ｎ入力の排他論理和回路（ＥＸ−ＯＲ）１５に入力
され、ここからｍ系列符号１６が出力されるようになっ
ている。このｍ系列符号１６は、ｎ段のシフトレジスタ
１２の最上位ビット（ＭＳＢ）に帰還されるようになっ
ている。
一方、オアゲート１７は、ｎ段のシフトレジスタ１２と
マスクパターンレジスタ１３との対応するビットの論理
和をとるゲート回路である。これらｎ個のオアゲート１
７の出力は、ｎ入力のナンドゲー） （ＮＡＮＤ）１８
に入力され、ここからエポック信号１９が出力されるよ
うになっている。
マスクパターンレジスタ１３との対応するビットの論理
和をとるゲート回路である。これらｎ個のオアゲート１
７の出力は、ｎ入力のナンドゲー） （ＮＡＮＤ）１８
に入力され、ここからエポック信号１９が出力されるよ
うになっている。
以上のような構成の段数可変ｍ系列符号発生器で、ｎ段
のシフトレジスタ１２０Ｍ５Ｂ側からｊ段だけを用いた
ときのｍ系列符号発生の動作について説明する。
のシフトレジスタ１２０Ｍ５Ｂ側からｊ段だけを用いた
ときのｍ系列符号発生の動作について説明する。
ｍ系列符号の帰還タップの性質から、帰還タップ情報の
最終段のビットすなわち１段目のビットは必ず“１”と
なっている。この例では段数可変ｍ系列符号発生器の（
ｊ＋１）段目以降は使用しないので、レジスタ１１のこ
れ以降のビットは“０”にセットされる。この結果、ｎ
入力の排他論理和回路１５には、ｊビット構成の帰還タ
ップ情報を保持するレジスタ１１とｎ段のシフトレジス
タ１２との論理積が入力されることになるが、（ｊ＋１
）段目以降のアンドゲート１４の論理積はすべてｌ′″
となっている。このため、ｎ入力の排他論理和回路１５
は結局ｎ入力の排他論理和回路と等化になり、ｍ系列符
号の帰還情報が生成され、シフトレジスタ１２からはｍ
系列符号が生成される。
最終段のビットすなわち１段目のビットは必ず“１”と
なっている。この例では段数可変ｍ系列符号発生器の（
ｊ＋１）段目以降は使用しないので、レジスタ１１のこ
れ以降のビットは“０”にセットされる。この結果、ｎ
入力の排他論理和回路１５には、ｊビット構成の帰還タ
ップ情報を保持するレジスタ１１とｎ段のシフトレジス
タ１２との論理積が入力されることになるが、（ｊ＋１
）段目以降のアンドゲート１４の論理積はすべてｌ′″
となっている。このため、ｎ入力の排他論理和回路１５
は結局ｎ入力の排他論理和回路と等化になり、ｍ系列符
号の帰還情報が生成され、シフトレジスタ１２からはｍ
系列符号が生成される。
ところで、エポック信号はｍ系列符号発生に使用される
シフトレジスタの内部状態がすべて“１″になったとき
発生する信号である。エポック信号はマスクパターンレ
ジスタ１３に格納されたマスクパターンとシフトレジス
タ１２の論理和をとって作成するので、まずマスクパタ
ーンの生成について説明する。
シフトレジスタの内部状態がすべて“１″になったとき
発生する信号である。エポック信号はマスクパターンレ
ジスタ１３に格納されたマスクパターンとシフトレジス
タ１２の論理和をとって作成するので、まずマスクパタ
ーンの生成について説明する。
第２図はマスクパターンの生成される原理を表わしたも
のである。帰還タップパターン保持レジスタ２１（第１
図のレジスタ１１）の内容から“１”を減算すると、パ
ターン２２となる。このパター’／２２の各ビットを反
転させるとパターン２３が得られる。このパターン２３
を元のｎビット構成の帰還タップパターン保持レジスタ
２１のパターンの各ビットとＮＯＲゲート２４で演算を
行うと、所要のマスクパターン２５が得られる。
のである。帰還タップパターン保持レジスタ２１（第１
図のレジスタ１１）の内容から“１”を減算すると、パ
ターン２２となる。このパター’／２２の各ビットを反
転させるとパターン２３が得られる。このパターン２３
を元のｎビット構成の帰還タップパターン保持レジスタ
２１のパターンの各ビットとＮＯＲゲート２４で演算を
行うと、所要のマスクパターン２５が得られる。
マスクパターン２５は、ｍ系列符号の帰還タップ情報の
性質から、帰還タップ情報の最終段のビットが必ず１″
であることを利用している。
性質から、帰還タップ情報の最終段のビットが必ず１″
であることを利用している。
第１図のマスクパターンレジスタ１３に格納すれたマス
クパターンは、第１から第１段目まで°のビットが“０
”で第（ｊ＋１）段目以降のビットはすべて“１”とな
っている。このため、シフトレジスタ１２の第１から第
１段目までのビットがすべて“１″となったときのみ、
ｎ入力のナンドゲート１８からエポック信号１９が出力
されることになる。
クパターンは、第１から第１段目まで°のビットが“０
”で第（ｊ＋１）段目以降のビットはすべて“１”とな
っている。このため、シフトレジスタ１２の第１から第
１段目までのビットがすべて“１″となったときのみ、
ｎ入力のナンドゲート１８からエポック信号１９が出力
されることになる。
第３図は、本実施例の段数可変ｍ系列符号発生器の構成
を表わしたものである。
を表わしたものである。
この段数可変ｍ系列符号発生器は第１図の帰還タップパ
ターン保持レジスタ１１に相当するラッチ回路３１を備
えている。ラッチ回路３１からパラレルに出力されるｎ
ビットの信号は、シフトレジスタ３２ （シフトレジス
タ１２に相当する。）からパラレルに出力されるｎビッ
トの信号とアンドゲート３３で論理積がとられ、その結
果がｎ入力の排他論理和回路３４に入力されてｍ系列符
号３５として出力される。このｍ系列符号３５は、シフ
トレジスタ３２に帰還される。
ターン保持レジスタ１１に相当するラッチ回路３１を備
えている。ラッチ回路３１からパラレルに出力されるｎ
ビットの信号は、シフトレジスタ３２ （シフトレジス
タ１２に相当する。）からパラレルに出力されるｎビッ
トの信号とアンドゲート３３で論理積がとられ、その結
果がｎ入力の排他論理和回路３４に入力されてｍ系列符
号３５として出力される。このｍ系列符号３５は、シフ
トレジスタ３２に帰還される。
シフトレジスタ３２からパラレルに出力されるｎビット
の信号は全加算器３６の一方の入力端子に入力されるよ
うになっており、ここで他の入力端子に入力された“−
１”と加算されて前記したパターン２２が作成される。
の信号は全加算器３６の一方の入力端子に入力されるよ
うになっており、ここで他の入力端子に入力された“−
１”と加算されて前記したパターン２２が作成される。
このパターンはＮＯＴゲート３７に供給されてビット反
転が行われ、前記したパターン２３が得られる。このパ
ターンはＮＯＲゲー）３８に供給され、シフトレジスタ
３２からパラレルに出力されるｎビットの信号と論理が
とられる。このようにして得られた所要のマスクパター
ンはｎ入力アンドゲート３９に入力され、エポック信号
４１が出力されることになる。
転が行われ、前記したパターン２３が得られる。このパ
ターンはＮＯＲゲー）３８に供給され、シフトレジスタ
３２からパラレルに出力されるｎビットの信号と論理が
とられる。このようにして得られた所要のマスクパター
ンはｎ入力アンドゲート３９に入力され、エポック信号
４１が出力されることになる。
以上説明したよに本発明によれば、帰還タップ情報をレ
ジスタにセットすることによって任意の段数のｍ系列符
号を発生することができる。また、シフトレジスタの使
用されている部分がすべて１１１１″になったことを示
すエポック信号を発生する際に、帰還タップ情報からシ
フトレジスタの使用した部分をマスクするマスクパター
ンを生成することによって回路右よび制御を簡略化する
ことができる効果がある。このため、本発明の段数可変
ｍ系列符号発生器はカスタムＬＳＩ化にも適している。
ジスタにセットすることによって任意の段数のｍ系列符
号を発生することができる。また、シフトレジスタの使
用されている部分がすべて１１１１″になったことを示
すエポック信号を発生する際に、帰還タップ情報からシ
フトレジスタの使用した部分をマスクするマスクパター
ンを生成することによって回路右よび制御を簡略化する
ことができる効果がある。このため、本発明の段数可変
ｍ系列符号発生器はカスタムＬＳＩ化にも適している。
第１図は段数可変ｍ系列符号発生器の概念を表わしたブ
ロック図、第２図はマスクパターンの生成される原理を
表わした説明図、第３図は段数可変ｍ系列符号発生器の
回路構成を表わしたブロック図である。 １１．２１・・・・・・帰還タップパターン保持レジス
タ、 １２．３２・・・・・・シフトレジスタ、１３・・・・
・・マスクパターンレジスタ、１４．３３・・・・・・
アンドゲート、１５．３４・・・・・・排他論理和回路
、２４・・・・・・ＮＯＲゲート、３１・・・・・・ラ
ッチ回路、３５・・・・・・ｍ系列符号、３６・・・・
・・全加算器、３７・・・・・・ＮＯＴゲート、３８・
・・・・・ＮＯＲゲート、３９・・・・・・ｎ入力アン
ドゲート、４１・・・・・・エポック信号。
ロック図、第２図はマスクパターンの生成される原理を
表わした説明図、第３図は段数可変ｍ系列符号発生器の
回路構成を表わしたブロック図である。 １１．２１・・・・・・帰還タップパターン保持レジス
タ、 １２．３２・・・・・・シフトレジスタ、１３・・・・
・・マスクパターンレジスタ、１４．３３・・・・・・
アンドゲート、１５．３４・・・・・・排他論理和回路
、２４・・・・・・ＮＯＲゲート、３１・・・・・・ラ
ッチ回路、３５・・・・・・ｍ系列符号、３６・・・・
・・全加算器、３７・・・・・・ＮＯＴゲート、３８・
・・・・・ＮＯＲゲート、３９・・・・・・ｎ入力アン
ドゲート、４１・・・・・・エポック信号。
Claims (1)
- 【特許請求の範囲】 帰還タップパターンを保持する帰還タップパターン保持
レジスタと、 指定段のシフトレジスタと、 前記帰還タップパターン保持レジスタとシフトレジスタ
のそれぞれ対応する位置のビットの論理積をとるアンド
ゲートと、 このアンドゲートの出力の排他的論理和をとりｍ系列符
号とすると共に前記シフトレジスタの入力とする排他的
論理和ゲートと、 前記帰還タップパターン保持レジスタの出力を論理演算
することによって所望のマスクパターンを保持するマス
クパターンレジスタと、 前記シフトレジスタとマスクパターンレジスタのそれぞ
れ対応する位置のビットの論理和をとるオアゲートと、 これらのオアゲートの出力のナンドをとりエポック信号
を出力するナンドゲート とを具備することを特徴とする段数可変ｍ系列符号発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01136113A JP3097081B2 (ja) | 1989-05-31 | 1989-05-31 | 段数可変ｍ系列符号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01136113A JP3097081B2 (ja) | 1989-05-31 | 1989-05-31 | 段数可変ｍ系列符号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033414A true JPH033414A (ja) | 1991-01-09 |
| JP3097081B2 JP3097081B2 (ja) | 2000-10-10 |
Family
ID=15167601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01136113A Expired - Lifetime JP3097081B2 (ja) | 1989-05-31 | 1989-05-31 | 段数可変ｍ系列符号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097081B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084936A1 (fr) * | 2001-04-13 | 2002-10-24 | Fujitsu Limited | Appareil de transmission et appareil de reception |
-
1989
- 1989-05-31 JP JP01136113A patent/JP3097081B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084936A1 (fr) * | 2001-04-13 | 2002-10-24 | Fujitsu Limited | Appareil de transmission et appareil de reception |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3097081B2 (ja) | 2000-10-10 |
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Legal Events
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