JPH0334248B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は一般に容量性負荷線に関する駆動回
路、より具体的には駆動回路電源電圧に近い電圧
に容量性負荷線を急速にプルアツプするための駆
動回路に関する。

多くの現代のデータ処理システムはセルのアレ
イ例えばメモリ又は論理アレイを含むが、そのよ
うなアレイにおいて与えられた行又は列はシステ
ム電源電圧（一般にV_CCと呼ばれる）に近い所定
の電圧に線路をプルアツプする事によつてアクセ
スされる。典型的な場合、与えられた線路には数
百個のセルが接続されており、その各々は線路に
対する容量性負荷になる。

この大きな容量性負荷の結果、駆動回路が線路
をプルアツプするのに要する時間はそのキヤパシ
タンスに比例するので、典型的な線路駆動器は認
め得る程度の時間遅延なしに必要な電圧に線路を
プルアツプする事は不可能である。この遅延はア
レイの全体的速度に対して悪影響を有する可能性
がある。例えばアレイがデイジタル・メモリの場
合、メモリのアクセス速度は線路駆動器が所定の
行又は列をプルアツプできる速度に依存する。ア
クセス時間が過度に遅くなると、全体的メモリ速
度が低下し、そのためメモリがその一部になつて
いるデイジタル・システムの速度が低下する。そ
のような速度の悪化は現代のアプリケーシヨンに
おいては許容され得ない。

同様に他の現代の電子システムも、容量の大き
な線路をシステム電源電圧の公称値内にまで急速
にプルアツプする必要があるかもしれない。線路
駆動器が線路を急速にプルアツプできないと、シ
ステム全体の速度の低下が許容できなくなるであ
ろう。

背景技術 容量の大きな線路をシステム電源電圧V_CCに近
い値にまで駆動するために多くの回路が考案され
ている。しかしながらこれまで考案された全ての
回路は以下説明する種々の欠点を有している。

容量性負荷線をV_CCに近い値にまでプルアツプ
するための最も単純な駆動回路は、単純な抵抗プ
ルアツプ即ちV_CCと容量性負荷線との間に接続さ
れた抵抗である。線路を急速にプルアツプするた
めに、抵抗の値は（RC時定数が小さくなるよう
に）小さく保たれなければならない。しかしなが
ら抵抗値が小さければ、線が低い電圧レベルに保
たれている時（この時抵抗に大きな電流が流れ
る）抵抗における消費電力が大きくなる。当然の
事ながら、抵抗値が大きければ電力消費は少ない
が、プルアツプの速度が犠牲になる（高いRC時
定数）。

容量性負荷線を駆動するためのより洗練された
駆動回路はトランジスタ・プルアツプである。こ
の回路ではV_CCと容量性負荷線との間にトランジ
スタが接続され、例えばトランジスタのコレクタ
がV_CCにそしてエミツタが負荷線に接続される。
またバイアス抵抗がV_CCとトランジスタのベース
との間に接続される。トランジスタは、低インピ
ーダンス源として作用し、線路を急速にプルアツ
プする。しかしながらトランジスタのベースとエ
ミツタとの間には常に電圧降下（一般にV_BEと呼
ばれる）が存在するので、トランジスタ駆動器は
線路をV_CC−V_BEの電圧値にプルアツプする事し
かできない。

従来技術は、線路を残りのV_BEだけプルアツプ
するためのトランジスタ・プルアツプの２つの変
型を提案している。しかしながらそのいずれも全
面的に受け入れられるものではない。最初の解決
法はシステム電源電圧よりも高い駆動回路電源電
圧を用いる事である。この時、トランジスタはよ
り高い電源電圧によつて駆動されるので、トラン
ジスタのベース−エミツタ電圧降下にもかかわら
ず容量性負荷線をシステム電源電圧に近い値に駆
動できる。この解決法は、与えられたシステムに
おいて２つの別個の電源を維持する費用及び複雑
さの付加により受け入れられない。第２の変型
は、線路を残りのV_BE電圧だけプルアツプするた
めにV_CCと線路との間に抵抗を付加する事であ
る。しかしそのような変型もやはり受け入れる事
ができない。というのは抵抗の使用は前述の単純
な抵抗プルアツプにおけるような速度と電力との
トレードオフが生じるからである。即ち抵抗が大
きければプルアツプ時間が長くなり、抵抗が小さ
ければ電力消費が過大になる。

容量性負荷線をV_CCに近い値にプルアツプする
ための他の従来の方法はキヤパシタ・プルアツプ
である。キヤパシタ・プルアツプにおいては、ト
ランジスタはコレクタをV_CCにそしてエミツタを
線路に接続する事によつて線路を能動的に駆動す
るように使われる。トランジスタのベースはキヤ
パシタの第１の端部に接続される。またトランジ
スタのベースは、キヤパシタに電流が流入するの
を可能にするために、バイアス抵抗を経て、V_CC
にも接続される。線路をプルアツプするために、
キヤパシタの他端は、バイアス抵抗を経てキヤパ
シタに流入するAC電流によつてキヤパシタを充
電するようにパルスが印加される。次に充電され
たキヤパシタのパルスの印加された端部はV_CCに
上昇される。従つてトランジスタのベースは充電
されたキヤパシタに生じた電圧によつてV_CCより
も高くなり、その結果エミツタはトランジスタの
ベース−エミツタ電圧降下にもかかわらず約V_CC
に保たれる。従つて線路はV_CCに近い値にプルア
ツプされる。

不幸な事にキヤパシタ・プルアツプは高密度集
積回路において使用する事が受け入れられない。
というのは各駆動器が外部キヤパシタ又はチツプ
上のキヤパシタを必要とするからである。外部キ
ヤパシタは広いスペースを占有し、且つ駆動回路
への個別的な接続を必要とする。チツプ上のキヤ
パシタは広いチツプ面積を必要とする。線路駆動
器は多数（例えば数百）の線路駆動器を有するデ
イジタル・システムにおいて用いられる可能性が
あるので、キヤパシタ・プルアツプを使用すると
数百個の外部キヤパシタ又は数百個の「チツプ上
の」キヤパシタが必要になる。明らかにいずれの
方法も、そのように大量のキヤパシタに必要なス
ペースはチツプ上であつてもチツプ外であつても
現代のデイジタル・システムの高密度の要求と調
和しないので受け入れられない。

さらにキヤパシタ・プルアツプは、キヤパシタ
の第１の端部（及びそれに接続されたトランジス
タのベース）が、キヤパシタの他端にパルスが印
加されない時に、終始V_CCにまでドリフトしない
ように、キヤパシタ上に生じる電圧を制限するた
めの付加的な回路を必要とする。もしトランジス
タのベースがV_CCにまでドリフトすれば、トラン
ジスタはターン・オンしそして線路は不適切な時
刻に駆動されるであろう。従つてキヤパシタの他
端にパルスが印加されない時はトランジスタのベ
ースがV_CCに上昇しないようにキヤパシタの充電
を制限する回路が組み込まれていなければならな
い。そのような制限回路は駆動器を複雑化し、そ
して数百個のそのような制限回路がチツプ上又は
チツプ外に組み込まれなければならない時は広い
面積が必要とされる。上記限界の結果として、キ
ヤパシタ・プルアツプは集積回路においては使用
されていない。

発明の開示 本発明の目的は、容量性負荷線のための改良さ
れた駆動器を提供する事である。

本発明の他の目的は、トランジスタのベース−
エミツタ電圧降下よりも小さな値だけしか電源電
圧と異ならない電圧に容量性負荷線を急速にプル
アツプするための駆動器を提供する事である。

本発明の他の目的は、外部キヤパシタ、大きな
チツプ上のキヤパシタ又は付加的な充電制限回路
を必要とせずに容易に集積回路の形に製造され
る、容量性負荷線のための駆動器を提供する事で
ある。

本発明の他の目的は、最小限の電力しか消費し
ない、容量性負荷線のための駆動回路を提供する
事である。

これらの諸目的は、コレクタが電源電圧V_CCに
接続されエミツタが容量性負荷線に接続された駆
動器トランジスタを含む、容量性負荷線のための
駆動回路によつて達成される。駆動器トランジス
タのベースにはダイオードのアノード側が接続さ
れる。また１対のバイアス抵抗がV_CCをダイオー
ドのカソード及びアノードにそれぞれ接続する。
ダイオードのカソード側にはスイツチング・トラ
ンジスタが接続され、（他のデイジタル回路例え
ばクロツク回路又は論理ゲートから導かれる）入
力信号に応答する。最後に保持抵抗がV_CCを第１
のトランジスタのエミツタに結合する。

本発明の駆動器の動作は下記の通りである。即
ち、第１の入力信号に応答してスイツチング・ト
ランジスタはターン・オンし、ダイオードのカソ
ード電位を引き下げてダイオードを順バイアスす
る。順バイアスされたダイオードはその電流に比
例するアノード−カソード容量性電圧を発生す
る。この容量性電圧の値はダイオードの順バイア
ス電流の関数である。この順バイアス電流はダイ
オード接合特性及びバイアス抵抗によつて制限さ
れ、従つて外部の制限回路を用いる事なしに駆動
器トランジスタのベースがV_CCへドリフトする事
を防いでいる。

第２の入力信号に応答して、スイツチング・ト
ランジスタはターン・オフし、ダイオード電流を
カツト・オフする。ダイオードのカソードは、小
さなバイアス抵抗を経てV_CCに接続されているの
で、その電圧はV_CCに上昇する。従つてアノード
の電圧は、ダイオードの容量性電圧の大きさだけ
V_CCよりも大きな値になる。アノードは駆動器ト
ランジスタのベースに接続されているので駆動器
トランジスタのベースは同様にV_CCよりも（ダイ
オード容量性電圧によつて与えられる大きさだ
け）大きな電圧レベルに上昇する。そして駆動器
トランジスタのエミツタ電圧はベース電圧よりベ
ース−エミツタ電圧降下分だけ低い電圧に等しく
なる。従つて駆動器トランジスタのベースがダイ
オード容量性電圧に等しい大きさだけV_CCよりも
引き上げられているので、エミツタ及びそれに接
続された容量性負荷線はV_CCに近い値にプルアツ
プされる。ダイオード・キヤパシタンスが放電す
る時、スイツチング・トランジスタのベースは
V_CCへ低下するが、線路は保持抵抗によつてプル
アツプ・レベルに維持される。

駆動器トランジスタのベースはV_CCよりも高く
上昇されるので、駆動器トランジスタのベース−
エミツタ電圧降下V_BEにもかかわらず駆動器トラ
ンジスタは容量性負荷線をV_CCに近い値に駆動で
きる。容量性負荷を急速にプルアツプするのに必
要なより高い電圧はダイオード・キヤパシタンス
に蓄積された電荷によつて与えられるので第２の
より高い電圧の電源を用いる事なく上記効果が達
成される。さらに保持抵抗は単に線路を高レベル
に維持する小さな待機電流を与えるだけなので、
この抵抗は電力消費の小さな、抵抗値の大きいも
のでも良い。この事は上記の従来技術の抵抗又は
トランジスタ・プルアツプと対照的である。その
場合容量性負荷線を急速にプルアツプするために
は抵抗は小さくなければならなかつた。最後に本
発明の駆動回路は大きなキヤパシタ群（チツプ外
又はチツプ上）又は充電制限回路を用いる必要が
ないので、容易に集積回路の形に製造でき、従つ
て高密度高速のデイジタル・システムにおいて用
いるのに著しく適している。

発明を実施するための最良の形態 第１図を参照すると、本発明の駆動回路の回路
図が示されている。駆動回路は駆動器トランジス
タ２０を含み、そのコレクタはノード２６におい
てシステム電源電圧V_CCに接続され、エミツタは
ノード２９において容量性負荷線２４（キヤパシ
タ２５によつて表わされている）に接続されてい
る。駆動器トランジスタ２０のベースはノード２
７においてダイオード２１のアノードに接続され
る。ダイオード２１は好ましくはトランジスタの
ベース−コレクタ接合であつて、順方向電流の関
数としてかなりのキヤパシタンスを与える。

スイツチング・トランジスタ２２のコレクタは
ノード２８においてダイオード２１のカソードに
接続される。スイツチング・トランジスタ２２の
エミツタは接地され、ベースはノード２３におい
て入力信号源に接続される。入力信号源は第２図
及び第３図の実施例に関して説明するように他の
デイジタル回路の出力でも良い。シヨツトキー・
ダイオード３３は回路のための入力サージ保護を
与える。また第１のバイアス抵抗３０が電源ノー
ド２６とノード２８との間に接続され、第２のバ
イアス抵抗３１がノード２６とノード２７との間
に接続され、保持抵抗３２がノード２６とノード
２９との間に接続される。

第１図の回路の動作を説明する。最初ノード２
３における入力信号はスイツチング・トランジス
タ２２をターン・オンするのに充分な位高い。従
つてスイツチング・トランジスタ２２を流れる電
流はノード２８の電圧を（スイツチング・トラン
ジスタ２２のコレクタ−エミツタ電圧に等しい値
に）引き下げる。電流は第１のバイアス抵抗３０
を経てトランジスタ２２へ、及び第２のバイアス
抵抗３１、ダイオード２１を経てトランジスタ２
２へ流れる。ダイオード２１は順バイアスされ
る。駆動器トランジスタ２０は、保持抵抗３２を
経て負荷電流が供給されるので、カツトオフに近
い状態である。

当業者によく知られているようにダイオードは
２つの型のキヤパシタンスを有する。第１のキヤ
パシタンスは一般に空乏キヤパシタンスと呼ばれ
PN接合における電荷空乏化によつて生じる。空
乏キヤパシタンスは逆バイアス条件の下で支配的
である。第２のキヤパシタンスは拡散キヤパシタ
ンス又は電荷蓄積キヤパシタンスと呼ばれ、電荷
蓄積効果により電流が変化する時電圧よりも遅れ
る事から生じる。拡散キヤパシタンス又は電荷蓄
積キヤパシタンスは順バイアス条件の下で支配的
であり、キヤパシタンスを通る電流に比例する。

ダイオード２１は順バイアスなので、拡散キヤ
パシタンスが支配的である。この拡散キヤパシタ
ンスの値を最大にするためにダイオード２１はト
ランジスタのベース−コレクタ接合である事が好
ましい。ダイオード２１に蓄積される電荷はダイ
オードが順バイアス状態に留まる間増大し、従つ
てダイオード２１に電圧が現れる。この電圧の方
向は第１図のダイオードの「＋」及び「−」の符
号によつて与えられている。この電圧の値はダイ
オード電流及び具体的なPN接合のパラメータに
依存し、この電圧を所望の大きさに制限するよう
に選ばれる。実際のキヤパシタの代りにダイオー
ドの容量特性を利用する事によつて、電圧の増加
はDC順バイアス電流により制限される。従つて
実際のキヤパシタを用いた場合のように制限回路
を必要とする事なく、ノード２７がV_CCに向つて
ドリフトし時間尚早にトランジスタ２０をター
ン・オンにしない事が保証される。

容量性負荷線２４をプルアツプするために、ノ
ード２３の入力信号が低下し、スイツチング・ト
ランジスタ２２をターン・オフする。トランジス
タ２２がオフであればダイオード２１に電流は流
れない。この時、電流は抵抗３０を流れ、ノード
２８をV_CCに上昇させる。ノード２８がV_CCに上
昇する速度は抵抗３０の値によつて調整される。

当業者によく知られているように、キヤパシタ
にかかる電圧は瞬間的には変化し得ない。従つて
例え、ダイオード２１を流れる電流がとだえたと
してもダイオード・キヤパシタンスにより電圧は
緩やかに減衰して行く。ノード２８はV_CCに引き
上げられるので、ノード２７はV_CCよりもダイオ
ード２１にかかる容量性電圧の大きさだけ高い電
圧に引き上げられる。駆動器トランジスタ２０は
強くターン・オンされ、ノード２９にそして容量
性負荷線中に大きな電流を供給し、線路を、V_CC
へ充電する。ノード２９における最終電圧は、ノ
ード２７の電圧よりもトランジスタ２０のベース
−エミツタ電圧降下（V_BE）分だけ低い電圧によ
つて与えられる。ノード２７はダイオード２１に
蓄積された電圧によつてV_CC以上に上昇させられ
るので、ノード２９における電圧はトランジスタ
２０のベース−エミツタ電圧降下にもかかわらず
ほぼV_CCである。

ダイオード２１のキヤパシタンスが放電する
時、ノード２７はV_CCに低下し駆動器トランジス
タ２０はターン・オフする。ノード２９は保持抵
抗３２によつてプルアツプ・レベルに維持され
る。保持抵抗３２の値は、線をプルアツプ・レベ
ルに維持するための小さな待機電流を供給しさえ
すればよいので、大きくても良い。従つて保持抵
抗における電力消費は最小化できる。駆動器トラ
ンジスタにおける電力消費も、ダイオード・キヤ
パシタンスが放電する短かい期間の間しか大きな
電流が流れないので、最小化される。

第４図及び第５図を参照すると、第１図の駆動
器における種々の電圧及び電流の波形が示されて
いる。これらの波形を発生するために用いた部品
の値は下記の通りである。

電源電圧V_CC（ノード２６） 2.0V 第１のバイアス抵抗３０ 1.2K 第２のバイアス抵抗３１ 3.0K 保持抵抗３１ 1.0K 上記部品値は単に説明のためのものであつて、
この駆動器が用いられるシステムの要求に依存し
て他の数値を用いる事もできる。

第４図は上記パラメータを有する第１図の回路
における４つの電圧波形を示す。駆動器入力電圧
（ノード２３）は曲線Ｖ２３で表わされる。ダイ
オードのカソード電圧（ノード２８）は曲線Ｖ２
８で、ダイオードのアノード電圧（ノード２７）
は曲線Ｖ２７で表わされる。また線路電圧（ノー
ド２９）は曲線Ｖ２９で表わされる。同様に上記
パラメータを有する第１図の回路における２つの
電流波形が第５図に示されている。駆動器トラン
ジスタ２０のコレクタ（又はエミツタ）電流はＩ
２０で、ノード２９を経て容量性負荷線に流れる
全電流はＩ２９によつて表わされる。

第４図を参照すると、入力信号Ｖ２３は最初高
いレベル（ここでは約0.8V）約２ナノ秒（ns）
保たれる。Ｖ２３が高いので、Ｖ２８は低く、ス
イツチング・トランジスタ２２のコレクタ−エミ
ツタ電圧（約0.6V）によつて与えられる値にな
る。ノード２７とノード２８との間の電圧はダイ
オード２１の接合電圧によつて定まる。第４図に
よれば、この電圧は約1.4−0.6Vすなわち0.8Vで
ある。ノード２９は低く保たれ、トランジスタ２
０には殆んど電流が流れない（第５図参照）。

約2nsにおいてノード２３の入力信号は0.0Vに
減少し、スイツチング・トランジスタ２２をター
ン・オフする。第４図から明らかなように、ノー
ド２８の電圧は急速に2.0V（V_CC）に上昇し、一
方ノード２７の電圧はダイオード２１にかかる電
圧が維持されるので約2.7Vに上昇する。従つて
駆動器トランジスタ２０はターン・オンし線２４
を正に駆動する大きな電流（第５図参照）が生じ
る。ノード２９の電圧はV_CCに非常に近い値に上
昇する。例えば第４図ではその電圧は約1.8Vで
ある。このV_CCとの0.2Vの差は、駆動器トランジ
スタ２０のV_BE（これは約0.9Vであると考えられ
る）よりもずつと小さい。トランジスタ２０の電
流は８ｍＡに近い値にまで急速に上昇し、従つて
容量性負荷線２４を急速に充電する。次にトラン
ジスタ２０の電流はトランジスタがターン・オフ
する時にゼロに低下する。ノード２９を通る待機
電流はこの後保持抵抗３２によつてだけ供給さ
れ、低い値を保つ。またノード２９の電圧は約
1.8Vを維持する。

上記の待機状態パラメータは、入力信号Ｖ２３
が低く保たれる限り存在する。容量性負荷線を正
に保持する事がもはや望まれなくなると、入力信
号電圧Ｖ２３は上昇しスイツチング・トランジス
タ２２をターン・オンする。これは第４図におい
て約16nsの時刻に起きる。スイツチング・トラン
ジスタ２２がターン・オンする時、ノード２８の
電圧はV_CCからスイツチング・トランジスタ２２
のコレクタ−エミツタ電圧に低下し、またノード
２７の電圧はV_CCから約1.5Vに低下してダイオー
ド２１を導通させる。20nsにおけるノード２７と
２８との間の電圧の差はダイオード電圧によつて
与えられ、約0.8Vである。

第４図を参照すると、ノード２９の電圧は16ns
の後非常に緩やかに低下する。容量性負荷線の緩
やかな電圧低下は、第１図の回路に能動プルダウ
ン・トランジスタを付加する事によつて軽減され
る。これは第２図に説明されている。

第２図を参照すると、プルダウン・トランジス
タ５４の付加以外は第１図の回路と同一の回路が
示されている。第１図の回路のように、駆動器ト
ランジスタ４０はコレクタがノード４６において
V_CCに接続され、エミツタが（ノード４９におい
て）キヤパシタ４５で表わされた容量性負荷線４
４に接続される。ダイオード４１のアノードはノ
ード４７において駆動器トランジスタ４０のベー
スに接続され、ダイオード４１のカソードはノー
ド４８においてスイツチング・トランジスタ４２
のコレクタに接続される。さらにスイツチング・
トランジスタ４２のベースはノード４３において
入力信号に接続される。入力シヨツトキー・ダイ
オード５３はサージ保護を与える。またバイアス
抵抗５０及び５１がV_CCとノード４８及び４７と
の間にそれぞれ接続され、保持抵抗５２がV_CCと
ノード４９との間に接続される。

第２図の回路はプルダウン・トランジスタ５４
も含んでいる。プルダウン・トランジスタ５４の
ベースはスイツチング・トランジスタ４２のベー
スに接続され、プルダウン・トランジスタ５４の
コレクタは駆動器トランジスタ４０のエミツタに
接続され、プルダウン・トランジスタ５４のエミ
ツタは接地されている。従つて駆動器トランジス
タ４０とプルダウン・トランジスタ５４との組み
合せは、能動的にノード４９をプルアツプ又はプ
ルダウンし得るプツシユ−プル駆動器対を形成す
る。トランジスタ４０又は５４のいずれか（両方
ではない）は与えられた時刻においてオンであ
る。従つてトランジスタ４０がオンであつて容量
性負荷線をプルアツプしている時、トランジスタ
５４はオフである。第２図の駆動器の動作は第１
図に関して説明したのと同様である。しかしなが
らノード４３の入力信号（第４図ではＶ２３で表
わされている）が上昇する時、トランジスタ５４
はターン・オンしノード４９の電圧を急速に引き
下げる。プルダウン・トランジスタ５４の活動は
（第４図の16nsにおける）スイツチング・トラン
ジスタ４２のターン・オンに応答して線路電圧
（第４図のＶ２９）を急速に引き下げるように働
く。このようにしてプルアツプ・スピードと同様
にプルダウン・スピードも最大化される。

本発明の駆動器は、容量の大きな負荷を駆動す
る必要がある場合はいつでも用いる事ができる。
例えばクロツクを用い、その出力がシステム中の
多くの点に接続されるデイジタル・システムにお
いては、クロツク出力をノード２３又は４３に接
続する事によつて第１図又は第２図の回路をクロ
ツク駆動器の一部として用いる事ができる。同様
に任意のデイジタル回路の出力を入力ノード２３
又は４３に加える事によつて、容量的に結合され
た線路を急速に駆動するためにデイジタル回路出
力電圧を用いる事ができる。そのような応用例の
１つが第３図に示されている。ここでは本発明の
駆動器がTTL論理ゲートの出力に結合されてい
る。

第３図を参照すると、ボツクス６１内の回路は
第２図に示した本発明の能動プルアツプ駆動器と
同一である事が明らかである。またボツクス６０
内の回路はTTL入力６６及び６７を有する複合
トランジスタ６２を含むTTL論理ゲートの通常
の入力である。TTLゲート６０は入力ノード６
３において駆動器６１に結合され、駆動器の出力
はノード６９において負荷６４に結合される。任
意のデイジタル回路が容量性負荷線を駆動する事
を可能ならしめるためにいかにして本発明の駆動
回路をデイジタル回路に結合し得るかを説明する
ためにTTLゲートを示しただけであるので、
TTLゲートの動作は特に説明しない。このよう
に本発明の駆動回路の入力ノード（第１図のノー
ド２３又は第２図のノード４３）は任意のデイジ
タル回路によつて発生されたデイジタル信号に結
合され、容量的に結合された線路を急速に駆動す
るために用いられる事は当業者に明らかであろ
う。

以上の説明から本発明の駆動回路はこれまで得
られなかつた多くの特徴を有する事がわかる。即
ち、 １ 駆動回路は高速である。例えば第４図を参照
すると、線路は0.6Vという低い値から1.8Vと
いう高い値に約2nsで駆動されている。

２ ２重の電源を用いる事なく、V_CCとは、V_BE
よりも小さな値しか違わない電圧に線路がプル
アツプされる。例えば第４図を参照すると、線
路は約1.8Vにプルアツプされる（V_CCは、2.0V
である）。本発明を用いなければ、駆動器トラ
ンジスタの0.8Vのベース−エミツタ電圧降下
により線路を約1.2Vまで能動的にプルアツプ
する事しかできないであろう。

３ 本発明の駆動器は最小限度の電力しか消費し
ない。これは第５図に示される電流スパイクを
供給する短かい期間だけしか駆動トランジスタ
がオンにならないからである。保持抵抗は単に
線路をプルアツプ状態に維持するための小さな
待機状態電流を供給するだけであるので、最小
限の電力しか消費しない。

４ 外部又はチツプ上のキヤパシタ群を必要とせ
ず、従つてキヤパシタにおける電荷蓄積を制限
するための回路も必要とせずに、集積回路チツ
プ上に多数の駆動器を繰り返して用いる事がで
きる。

５ 本発明の駆動回路の入力ノードは第３図に示
すように標準的なデイジタル回路に結合し得
る。従つて容量性負荷線を急速にプルアツプす
るのに任意のデイジタル回路の出力を用いる事
ができる。

【図面の簡単な説明】

第１図は本発明の駆動回路の１実施例の回路
図、第２図は本発明の駆動回路の他の実施例の回
路図、第３図は本発明を用いた改良された論理駆
動回路の回路図、第４図は第１図の駆動回路にお
ける種種の電圧波形を示す図、第５図は第１図の
駆動回路における種々の電流波形を示す図であ
る。 ２０……駆動器トランジスタ、２１……ダイオ
ード、２２……スイツチング・トランジスタ、２
４……負荷。

Claims (1)

1. 【特許請求の範囲】 １ 容量性負荷を急速にプルアツプするための駆
   動器であつて、 ベース、エミツタ及びコレクタを有し、上記コ
   レクタが所定の電圧に接続され、上記エミツタが
   上記容量性負荷に接続された駆動器トランジスタ
   と、 アノード及びカソードを有し、上記アノードが
   上記駆動器トランジスタのベースに接続され且つ
   抵抗を介して上記所定の電圧に接続されたダイオ
   ードと、 第１状態の入力信号に応答して、上記ダイオー
   ドを順バイアスして上記アノードから上記カソー
   ドに向かう順バイアス電流を流すことによつて、
   上記アノードの電圧を上記所定の電圧よりも低く
   保つように上記アノードと上記カソードとの間に
   ダイオード容量性電圧を発生させ、第２状態の入
   力信号に応答して上記順バイアス電流の流れを阻
   止する順バイアス手段と、 上記ダイオードと並列に接続され、上記順バイ
   アス電流の流れが阻止されたときに上記カソード
   に上記所定の電圧を供給することによつて上記駆
   動器トランジスタのベースを上記所定の電圧より
   も上記ダイオード容量性電圧に等しい大きさだけ
   高い電位に上昇させる手段とを含む駆動器。