JPH0334250B2 - - Google Patents
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- JPH0334250B2 JPH0334250B2 JP15229782A JP15229782A JPH0334250B2 JP H0334250 B2 JPH0334250 B2 JP H0334250B2 JP 15229782 A JP15229782 A JP 15229782A JP 15229782 A JP15229782 A JP 15229782A JP H0334250 B2 JPH0334250 B2 JP H0334250B2
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- Japan
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- well
- electronic switch
- capacitive element
- conductivity type
- semiconductor substrate
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- 239000000758 substrate Substances 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 claims 1
- 102100034478 Cytokine-dependent hematopoietic cell linker Human genes 0.000 description 14
- 101000710210 Homo sapiens Cytokine-dependent hematopoietic cell linker Proteins 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 10
- 239000003595 mist Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 102100021615 Class A basic helix-loop-helix protein 15 Human genes 0.000 description 3
- 101000971300 Homo sapiens Class A basic helix-loop-helix protein 15 Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、単一の半導体基板内へ一体的に作り
込まれた絶縁ゲート形電界効果トランジスタ（以
下MISTと略記する）で構成され、オーデイオ信
号などのアナログ信号の通路を開閉する電子スイ
ツチに関する。
込まれた絶縁ゲート形電界効果トランジスタ（以
下MISTと略記する）で構成され、オーデイオ信
号などのアナログ信号の通路を開閉する電子スイ
ツチに関する。
従来例の構成とその問題点
単一の半導体基体内へ一体的に作り込まれた
MISTで構成された従来の電子スイツチは、第１
図で示すように、ｐチヤネルMIST１，２、ｎチ
ヤネルMIST３，４，５ならびにインバータ６を
結線し、端子７をスイツチの開閉を制御する切換
信号の入力端子、端子８をアナログ信号の入力端
子、そして端子９をアナログ信号の出力端子とし
た回路構成となつている。なお、１０は正電圧
（VDD）の印加端子、１１は負電圧（VSS）の印加
端子である。ところで、MIST１，２とMIST３
〜５のチヤネルの導電型は逆であり、MIST３，
４が同一のウエル、例えばｐウエル内に、また、
MIST５がこれとは異るｐウエル内に作り込まれ
ているものとすると、MIST３と４が作り込まれ
たｐウエルと基板との間に存在するpn接合によ
る寄性容量１２が図示する関係で回路内に存在す
るところとなる。
MISTで構成された従来の電子スイツチは、第１
図で示すように、ｐチヤネルMIST１，２、ｎチ
ヤネルMIST３，４，５ならびにインバータ６を
結線し、端子７をスイツチの開閉を制御する切換
信号の入力端子、端子８をアナログ信号の入力端
子、そして端子９をアナログ信号の出力端子とし
た回路構成となつている。なお、１０は正電圧
（VDD）の印加端子、１１は負電圧（VSS）の印加
端子である。ところで、MIST１，２とMIST３
〜５のチヤネルの導電型は逆であり、MIST３，
４が同一のウエル、例えばｐウエル内に、また、
MIST５がこれとは異るｐウエル内に作り込まれ
ているものとすると、MIST３と４が作り込まれ
たｐウエルと基板との間に存在するpn接合によ
る寄性容量１２が図示する関係で回路内に存在す
るところとなる。
以上のような回路構成とされた従来の電子スイ
ツチでは、MIST１と３はアナログ信号に対する
通路となり、MIST２と４はオン時にMIST３の
バツクゲートであるｐウエルをアナログ信号の入
力端に接続し、MIST１と３のオン抵抗の入力バ
イアスに対する非直線性打消し効果を高める作用
をしている。またMIST５はオフ時にMIST３の
バツクゲートであるｐウエルを負電圧（VSS）端
子１１に接続し、入出力間のフイードスルーの低
下をはかる作用をしている。ところで、オン時に
はMIST３のバツクゲートであるｐウエルはアナ
ログ信号の入力端子８へ接続されるため、このｐ
ウエルとｎ型基板との間のpn接合が逆バイアス
される。したがつて、pn接合によつてもたらさ
れる寄生容量１２が存在するところとなる。この
容量値はよく知られているように電圧に依存す
る。従つて、入力信号の山と谷とでは容量値が変
わりインピーダンスも変わる。入力信号の周波数
が高くなると、信号源インピーダンスと、この寄
生容量１２のインピーダンスで信号が分圧される
ことになり、入力信号の山と谷とで分圧比が変わ
り信号に歪が発生する。従来の電子スイツチにお
ける歪の入力信号周波数依存性を第３図の曲線Ａ
に示す。この例では信号源インピーダンスが
3.3KΩ、負荷インピーダンスが15KΩである。
ツチでは、MIST１と３はアナログ信号に対する
通路となり、MIST２と４はオン時にMIST３の
バツクゲートであるｐウエルをアナログ信号の入
力端に接続し、MIST１と３のオン抵抗の入力バ
イアスに対する非直線性打消し効果を高める作用
をしている。またMIST５はオフ時にMIST３の
バツクゲートであるｐウエルを負電圧（VSS）端
子１１に接続し、入出力間のフイードスルーの低
下をはかる作用をしている。ところで、オン時に
はMIST３のバツクゲートであるｐウエルはアナ
ログ信号の入力端子８へ接続されるため、このｐ
ウエルとｎ型基板との間のpn接合が逆バイアス
される。したがつて、pn接合によつてもたらさ
れる寄生容量１２が存在するところとなる。この
容量値はよく知られているように電圧に依存す
る。従つて、入力信号の山と谷とでは容量値が変
わりインピーダンスも変わる。入力信号の周波数
が高くなると、信号源インピーダンスと、この寄
生容量１２のインピーダンスで信号が分圧される
ことになり、入力信号の山と谷とで分圧比が変わ
り信号に歪が発生する。従来の電子スイツチにお
ける歪の入力信号周波数依存性を第３図の曲線Ａ
に示す。この例では信号源インピーダンスが
3.3KΩ、負荷インピーダンスが15KΩである。
以上説明したように、従来の電子スイツチで
は、回路を単一の半導体基板内へ作り込むにあた
り、避けることのできないウエルの作り込みでも
たらされる寄生容量による歪発生を防ぐことはで
きなかつた。
は、回路を単一の半導体基板内へ作り込むにあた
り、避けることのできないウエルの作り込みでも
たらされる寄生容量による歪発生を防ぐことはで
きなかつた。
発明の目的
本発明は、従来の電子スイツチにおいて問題と
なる歪を抑圧し、歪特性を改善した電子スイツチ
の提供を目的とするものである。
なる歪を抑圧し、歪特性を改善した電子スイツチ
の提供を目的とするものである。
発明の構成
本発明の電子スイツチは、ｐチヤネルMISTと
ｎチヤネルMISTで構成されるとともに、いずれ
か一方の導電チヤネル形のMISTを作り込む一導
電型のウエルが、スイツチオン時に信号通路に接
続される基本構成を具備し、さらに前記ウエルと
これの作り込まれる基板との間に形成されるpn
接合容量の電圧依存性を打ち消す接続関係で電圧
依存性をもつ可変容量素子を前記ウエルと基準電
位点との間に接続した構成を特徴とするものであ
り、この可変容量素子によつて、特に信号周波数
が高周波であるときに顕著になる歪を抑圧するよ
うにしている。
ｎチヤネルMISTで構成されるとともに、いずれ
か一方の導電チヤネル形のMISTを作り込む一導
電型のウエルが、スイツチオン時に信号通路に接
続される基本構成を具備し、さらに前記ウエルと
これの作り込まれる基板との間に形成されるpn
接合容量の電圧依存性を打ち消す接続関係で電圧
依存性をもつ可変容量素子を前記ウエルと基準電
位点との間に接続した構成を特徴とするものであ
り、この可変容量素子によつて、特に信号周波数
が高周波であるときに顕著になる歪を抑圧するよ
うにしている。
実施例の説明
本発明の電子スイツチについて、回路構成例を
示す第２図ならびに、可変容量素子の構造例を示
す第４図を参照して以下に詳しく説明する。
示す第２図ならびに、可変容量素子の構造例を示
す第４図を参照して以下に詳しく説明する。
第２図は、本発明の電子スイツチの一実施例を
示す図であり、第１図で示した従来の電子スイツ
チとは、容量素子１３が存在している点でのみ相
違し、他の構成は、従来の電子スイツチの構成と
同じである。ところで、容量素子１３は、寄性容
量１２と同様pn接合容量として付加されている
が、MIST３のバツクゲートに接続される側の導
電型は、寄性容量１２を付与するウエルの導電型
とは逆の導電型である。次に、本発明の電子スイ
ツチの動作を説明する。ウエルの導電型がｐ型で
あるとすると、寄生容量１２はMIST３のバツク
ゲート側がｐ型、正電圧（VDD）端子１０の側が
ｎ型であるから、アナログ入力３の電位が正方向
に高くなると、寄生容量１２の両端の電位差は小
さくなり、その容量は増加する。一方、容量素子
１３の両端の電位差は、このとき小さくなるた
め、その容量は減少し、寄性容量１２の容量の増
加を打消すように作用する。このため、信号源イ
ンピーダンスと、これらの容量による分圧比の入
力電圧レベルによる依存性は小さくなり、従つて
歪の発生が減少する。この容量素子１３の容量値
を最適化することにより大きな打消し効果が実現
できる。
示す図であり、第１図で示した従来の電子スイツ
チとは、容量素子１３が存在している点でのみ相
違し、他の構成は、従来の電子スイツチの構成と
同じである。ところで、容量素子１３は、寄性容
量１２と同様pn接合容量として付加されている
が、MIST３のバツクゲートに接続される側の導
電型は、寄性容量１２を付与するウエルの導電型
とは逆の導電型である。次に、本発明の電子スイ
ツチの動作を説明する。ウエルの導電型がｐ型で
あるとすると、寄生容量１２はMIST３のバツク
ゲート側がｐ型、正電圧（VDD）端子１０の側が
ｎ型であるから、アナログ入力３の電位が正方向
に高くなると、寄生容量１２の両端の電位差は小
さくなり、その容量は増加する。一方、容量素子
１３の両端の電位差は、このとき小さくなるた
め、その容量は減少し、寄性容量１２の容量の増
加を打消すように作用する。このため、信号源イ
ンピーダンスと、これらの容量による分圧比の入
力電圧レベルによる依存性は小さくなり、従つて
歪の発生が減少する。この容量素子１３の容量値
を最適化することにより大きな打消し効果が実現
できる。
以上の構成とされた本発明の電子スイツチにお
ける歪の入力信号周波数依存性を第３図の曲線Ｂ
に示す。従来の電子スイツチの曲線Ａと較べて大
きな打消し効果のあることが明らかである。
ける歪の入力信号周波数依存性を第３図の曲線Ｂ
に示す。従来の電子スイツチの曲線Ａと較べて大
きな打消し効果のあることが明らかである。
第４図は第２図の容量素子１３の具体的な形成
例を示す図であり、図示するようにMIST５のド
レイン拡散を拡げた構成となつている。すなわち
ｎ型シリコン基板１４に作られたMIST５の形成
用ｐウエル１５の中にMIST５を形成するための
n+型ドレイン領域１６とn+型ソース領域１７を
形成しているが、n+型ドレイン領域１６とｐウ
エル１５との間に形成されるpn接合で容量素子
１３を形成している。なお、図中１８は酸化膜、
１９はMIST５のゲート電極、２０はMIST５の
ドレイン電極とpn接合容量素子１３のカソード
電極を兼ねる電極、２１はMIST５のソース電極
とバツクゲート電極を兼ねる電極、そして２２は
p+型のガードバンド領域である。このように、
MIST５が歪抑圧用の容量素子１３を兼ねてお
り、このMIST５を第２図で示したように回路接
続することによつて、MIST２のバツクゲートと
負電圧（VSS）端子との間には容量素子１３が接
続されることになる。
例を示す図であり、図示するようにMIST５のド
レイン拡散を拡げた構成となつている。すなわち
ｎ型シリコン基板１４に作られたMIST５の形成
用ｐウエル１５の中にMIST５を形成するための
n+型ドレイン領域１６とn+型ソース領域１７を
形成しているが、n+型ドレイン領域１６とｐウ
エル１５との間に形成されるpn接合で容量素子
１３を形成している。なお、図中１８は酸化膜、
１９はMIST５のゲート電極、２０はMIST５の
ドレイン電極とpn接合容量素子１３のカソード
電極を兼ねる電極、２１はMIST５のソース電極
とバツクゲート電極を兼ねる電極、そして２２は
p+型のガードバンド領域である。このように、
MIST５が歪抑圧用の容量素子１３を兼ねてお
り、このMIST５を第２図で示したように回路接
続することによつて、MIST２のバツクゲートと
負電圧（VSS）端子との間には容量素子１３が接
続されることになる。
発明の効果
本発明の電子スイツチは、容量素子の付加によ
つて歪をもたらすことのないアナログ信号通路の
開閉を可能とするものであり、オーデイオ用機器
の性能を高める効果を奏する。また、歪特性が高
い信号周波数域まで改善されるため、電子スイツ
チの使用範囲を拡大する効果も奏する。
つて歪をもたらすことのないアナログ信号通路の
開閉を可能とするものであり、オーデイオ用機器
の性能を高める効果を奏する。また、歪特性が高
い信号周波数域まで改善されるため、電子スイツ
チの使用範囲を拡大する効果も奏する。
なお、以上説明した実施例では、ｎ型基板にｐ
ウエルを形成したCMOS構造で回路を実現して
いるが、これとは逆に、ｐ型基板内にｎ型ウエル
を形成したCMOS構造として回路を実現する場
合にも本発明を適用して、上記と同等の効果をう
ることができる。また、容量素子１３をMISTの
１つと一体的に形成した実施例の構造によると、
基板面積の利用率を高める効果が奏されるが、こ
の効果を特に重視する必要のないときには、容量
素子１３を独立した回路要素として作り込んでも
よい。さらに、pn接合容量にこだわることなく、
MIS形可変容量素子として容量素子１３を付加し
てもよい。
ウエルを形成したCMOS構造で回路を実現して
いるが、これとは逆に、ｐ型基板内にｎ型ウエル
を形成したCMOS構造として回路を実現する場
合にも本発明を適用して、上記と同等の効果をう
ることができる。また、容量素子１３をMISTの
１つと一体的に形成した実施例の構造によると、
基板面積の利用率を高める効果が奏されるが、こ
の効果を特に重視する必要のないときには、容量
素子１３を独立した回路要素として作り込んでも
よい。さらに、pn接合容量にこだわることなく、
MIS形可変容量素子として容量素子１３を付加し
てもよい。
第１図は、従来の電子スイツチの回路構成図、
第２図は、本発明にかかる電子スイツチの回路構
成図、第３図は、従来の電子スイツチ回路と本発
明の電子スイツチの歪特性を比較して示す図、第
４図は、歪抑圧用の容量素子の構成例図である。 １，２……ｐチヤネルMIST、３〜５……ｎチ
ヤネルMIST、６……インバータ、７……切換信
号入力端子、８……アナログ信号入力端子、９…
…アナログ信号出力端子、１０……正電圧
（VDD）端子、１１……負電圧（VSS）端子、１２
……寄性容量、１３……歪抑圧用の容量素子、１
４……ｎ型シリコン基板、１５……ｐ型ウエル、
１６……n+型ドレイン領域、１７……n+型ソー
ス領域、１８……酸化膜、１９……ゲート電極、
２０……ドレイン電極（容量素子電極）、２１…
…ソース電極（バツクゲート電極）、２２……ｐ
型ガードバンド領域。
第２図は、本発明にかかる電子スイツチの回路構
成図、第３図は、従来の電子スイツチ回路と本発
明の電子スイツチの歪特性を比較して示す図、第
４図は、歪抑圧用の容量素子の構成例図である。 １，２……ｐチヤネルMIST、３〜５……ｎチ
ヤネルMIST、６……インバータ、７……切換信
号入力端子、８……アナログ信号入力端子、９…
…アナログ信号出力端子、１０……正電圧
（VDD）端子、１１……負電圧（VSS）端子、１２
……寄性容量、１３……歪抑圧用の容量素子、１
４……ｎ型シリコン基板、１５……ｐ型ウエル、
１６……n+型ドレイン領域、１７……n+型ソー
ス領域、１８……酸化膜、１９……ゲート電極、
２０……ドレイン電極（容量素子電極）、２１…
…ソース電極（バツクゲート電極）、２２……ｐ
型ガードバンド領域。
Claims (1)
- 【特許請求の範囲】 １ ドレイン、ソース回路が信号入力端子と信号
出力端子との間に並列接続され、ゲートに逆位相
関係で切換信号が印加される相補極性の絶縁ゲー
ト形電界効果トランジスタの一方が一導電型の半
導体基体内へ、他方が、同半導体基体内に形成し
た逆導電型のウエル内へそれぞれ作り込まれ、ス
イツチオン時に前記ウエルが信号通路に接続され
る構成を具備するとともに、前記ウエルと基準電
位点との間に、前記ウエルと半導体基板間に形成
されるpn接合容量の電圧依存性を打ち消す接続
関係で電圧依存性をもつ容量素子を接続したこと
を特徴とする電子スイツチ。 ２ 容量素子がpn接合容量で形成されているこ
とを特徴とする特許請求の範囲第１項に記載の電
子スイツチ。 ３ 容量素子が金属−絶縁体−半導体構造の容量
で形成されていることを特徴とする特許請求の範
囲第１項に記載の電子スイツチ。 ４ 容量素子が、異るウエルとこの中へ作り込ま
れた逆導電型の領域間のpn接合容量で形成され
ていることを特徴とする特許請求の範囲第１項に
記載の電子スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229782A JPS5941928A (ja) | 1982-08-31 | 1982-08-31 | 電子スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15229782A JPS5941928A (ja) | 1982-08-31 | 1982-08-31 | 電子スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941928A JPS5941928A (ja) | 1984-03-08 |
| JPH0334250B2 true JPH0334250B2 (ja) | 1991-05-22 |
Family
ID=15537441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15229782A Granted JPS5941928A (ja) | 1982-08-31 | 1982-08-31 | 電子スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941928A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2753308B2 (ja) * | 1989-02-16 | 1998-05-20 | チタン工業株式会社 | 六チタン酸カリウム繊維及びその製造方法 |
| US6086844A (en) * | 1996-12-26 | 2000-07-11 | Sumitomo Chemical Company, Ltd. | Titania fiber, method for producing the fiber and method for using the fiber |
-
1982
- 1982-08-31 JP JP15229782A patent/JPS5941928A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5941928A (ja) | 1984-03-08 |
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