JPH02305460A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、デジタル信号を扱う回路とアナログ信号を扱
う回路が混在する半導体集積回路に関し、特に、アナロ
グ回路内に使用されるコンデンサの構造に関する。

（ロ）従来の技術 一般に、映像信号などのアナログ信号を久方してデジタ
ル信号に変換し、デジタル信号処理を行う集積回路にお
いては、アナログ回路とデジタル回路が混在して１つの
半導体基板上に形成される。

従来、上述の集積回路では、チョッパ型コンパレータを
使用したＡ／Ｄ変換回路が多用される。

第２図は、チョッパ型コンパレータの回路図であり、（
１）はアナログ入力電圧■１．Ｉを選択するアナログゲ
ート、（２）は基準電圧Ｖ　、Ｅ、を選択するアナログ
ゲート、（３）はアナログゲート（１）及び（２）の出
力に一方の電極が接続されたコンデンサ、（４）は、コ
ンデンサ（３）の他方の電極に入力が接続された反転増
幅回路、（５）は反転増幅回路（４）の入出力間に接続
されたアナログゲート、（６）は反転増幅回路（４）の
出力が印加されたインバータである。

第２図の回路の動作を簡単に説明すると、サンプル期間
にアナログゲート（１）がＯＦＦ、アナログゲート（２
）及びアナログゲート（５）がＯＮになると、コンデン
サ（３）の両端の電圧はＶＴＩＩ−ＶＩＥＰ（Ｖ　Ｔ□
は反転増幅回路（４）のスレショルド電圧）となる。こ
の状態で、次の比較期間にアナログゲート（１）がＯＮ
、アナログゲート（２）及び（５）がＯＦＦになると、
反転増幅回路（４）の入力電圧は、アナログ入力端子■
いにコンデンサ（３）に充電された電圧が重畳された電
圧、（ＶＩＪＩ　　ＶＲＥＦ）　＋ＶＴＨとなる。従っ
て、Ｖ　、、−Ｖ　ＲＥ、が正になるか負になるかによ
って反転増幅回路（４）の出力が“Ｌ”レベルあるいは
′Ｈ”レベルの方向に１１幅され、インバータ（６）か
らＶｌｓとＶＩＩＥＦの比較結果が出力される。

ト述ノチョッパ型コンパレータに用いられるコンデンサ
（３）は、第３図の如く形成さ！Ｌる。Ｎ型の半導体基
板（７）の主面に周知のＬＯＧＯ５技術によって形成さ
れたフィールド酸化膜（８）上に第１層ポリシリコンで
形成された第１電極（９）が設けられる。さらに、第ｔ
ｔ極（９）上に酸化膜（１０ンを介して第２？１電極（
１１）が第２層ポリシリコンによって形成される。また
、第２電極（１１）上には酸化膜（１２）を介して、ア
ルミニュームの第３ｔＴｈ（１３）が、第１電極（９）
とコンタクト孔を介して接続さ１１で形成される。この
構造により、第１電掻（９）と第２電極（１１）によっ
て形成されるコンデンサと第２１電極（１１）と第３電
極（］３）によって形成されるコンデンサとが並列接続
された形となる。

（ハ）発明が解決しようとする課題 第３図に示された半導体基板（７）は電源電圧にバイア
スされており、半導体基板（７）と第１電極（９）の間
にもコンデンサが存在する。通常、電源電圧は、デジタ
ル回路部とアナログ回路部に共通に印加されているため
、デジタル回路部においてＭＯＳトランジスタが多数同
時にオンした場合などに電源電圧の変動が発生すると、
半導体基板（７）と第１ｔ極（９）の間のコンデンサに
より、チョッパ型コンパレータのコンデンサ（３）に充
電された電圧が変化し、チョッパ型コンパレータの閉度
が悪化する欠点がある。この様なデジタルノイズの影響
を小さくするには、コンデンサ（３）の容量を大きくす
ることが考えられるが、そうすると、コンデンサ（３）
が半導体基板上に占める面積が大きくなり、且つ、チョ
ッパ型コンパレータの動作速度が遅くなり好ましくない
。

（ニ）課題を解決するための手段 本発明は上述した点に鑑みて創作されたものであり、−
４電型の半導体基板と、該半導体基板に形成された逆４
電型の半１！体層と、該半導体層上にフィールド酸化膜
を介して設けられ第１層ポリシリコンで形成されたコン
デンサの第１電極と、該第１電極上に絶縁膜を介して設
けられ第２層のポリシリコンで形成されたコンデンサの
第２１電極とを備え、前記半導体層を前記デジタル信号
を扱う回路の電源と独立した電源でバイアスすることに
より、デジタルノイズによってチョンパ型コンパレータ
のコンデンサに蓄積された電圧の変動を防止することを
目的とする。

（ホ）作用 上述の手段によれば、第１電極、第２電極及び第３電極
の直下にはデジタル回路部の電源とは分離独立した電圧
にバイアスされた半導体層が存在し、この半導体層が半
導体基板に印加された電源電圧の変動の影響を第１電極
、第２電極及び第３電極に及ぼすのを防止する。

（へ）実施例 第１図は、本発明の実施例を示す断面図である。半導体
基板（１４）は、Ｎ型の不純物を含み、その−主面上に
は図示しないデジタル回路及びアナログ回路が形成され
、デジタル回路とアナログ回路に共通のｔ原電圧ＶＤＤ
が印加される。チョッパ型コンパレータのコンデンサが
形成される半導体基板（１４）内にはＰ型の不純物を含
むＰ−ＷＥＬＬ（１５）が形成され、Ｐ−ＷＥ　Ｌ　Ｌ
（１５）の一部を除いて、周知のＬＯＧＯ５技術により
フィールド酸化膜（Ｉ６）が形成される。このフィール
ド酸化膜（１６）上には、ＭＯＳトランジスタのゲート
を形成する第１層ポリシリコンを選択的にエツチングす
ることによって、第１ｔ極（１７）が形成される。この
第１電極（１７）を覆ってＣＶＤ法によりシリコン酸化
膜（１８）が設けられ、更に、シリコン酸化膜（１８）
を介して、第１電極（１７）と重畳する位置に第２電極
（１９）が、配線のための第２層ポリシリコンを選択的
にエツチングすることによって形成される。この第２″
１極（１９）は、第２図に示された反転増幅回路（４）
の第１層ポリシリコンで構成されたゲートに延在され接
続される。また、第２層電極（１９）ヒには、ＣＶＤ法
によってシリコン酸化膜（２０）が形成され、このシリ
コン酸化膜（２０）を介してアルミニュームの第３電極
（２１）が、シリコン酸化膜（１８）（２０）に形成さ
れたコンタクト孔によって第１電掻（１７）と接続され
て形成される。この第３電極（２１）は、シリコン酸化
膜（２０）上を延在されて、第２図に示されたアナログ
ゲート（１）（２）の各出力に接続される。一方、Ｐ−
ＷＥ　Ｌ　Ｌ（１４）内には、Ｐ＋型のコンタクト領域
（２２）が形成され、シリコン酸化膜（１８）（２０）
に形成されたコンタクト孔を介して電源型ｆＪｉｉ（２
３）に接続される。＠源電極（２３）は、第３電極（２
１）と同時にアルミニュームで形成され、アナログ回路
の接地電源ＡＶ５．が接続される電源バンド（図示せず
）に延在接続される。接地電源ＡｖＳｓは、デジタル回
路の接地電源Ｄ　Ｖ　ｓ　ｓとは完全に独立して設けら
れる。

第１図の構成によれば、第１電極（１７）と第２電極（
１９）とで形成されるコンデンサと、第２電極（１９）
と第３１電極（２１）で形成されたコンデンサとが並列
接続されてチョッパ型コンパレータのコンデンサが構成
される。更に、第１電極（１７）とＰ　−ＷＥＬＬ（１
４）との間にコンデンサが形成されるが、Ｐ−ＷＥＬＬ
（１４）は、アナログの接地電圧Ａ　Ｖ　ｓ　ｓにバイ
アスされている為、デジタルノイズによって電源電圧Ｖ
　ｏｏ　　Ｄ　Ｖ　ｓｓが変動しても、コンデンサに蓄
積された電圧への影響はなくなる。

（ト）発明の効果 上述の発明によれば、デジタルノイズがアナログ回路の
コンデンサに与える影響がなくなり、コンデンサの容量
を必要以上に大きくする必要が無いので、コンデンサの
形成面積の減少となると共に、高速、高精度のチョッパ
型コンパレータ内蔵の半導体集積回路が実現できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す断面図、第２図はチョッ
パ型コンパレータの回路図、第３図は従来例を示す断面
図である。

Claims (3)

【特許請求の範囲】
1. （１）デジタル信号を扱う回路とアナログ信号を扱う回
   路が混在する半導体集積回路において、一導電型の半導
   体基板と、 該半導体基板に形成された逆導電型の半導体層と、 該半導体層上にフィールド酸化膜を介して設けられ第１
   層ポリシリコンで形成された第１電極と、 該第１電極上に絶縁膜を介して設けられ第２層のポリシ
   リコンで形成されたの第２電極と、を備え、前記第１電
   極と第２電極でアナログ電圧を蓄積するコンデンサを構
   成し、前記半導体層を前記デジタル信号を扱う回路の電
   源と独立した電源でバイアスすることを特徴とする半導
   体集積回路。
2. （２）前記第２電極は、インバータのゲート電極から延
   在された第１層ポリシリコンに接続されることを特徴と
   する請求項１記載の半導体集積回路。
3. （３）前記第２電極上に絶縁膜を介して設けられ、前記
   第１電極に接続されると共に、アナログ入力電圧と基準
   電圧を選択的に出力するスイッチング素子に延在され接
   続される第３電極を備え、該第３電極をコンデンサの一
   方の電極とすることを特徴とする請求項１記載の半導体
   集積回路。