JPH0334574A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
- Publication number
- JPH0334574A JPH0334574A JP16957589A JP16957589A JPH0334574A JP H0334574 A JPH0334574 A JP H0334574A JP 16957589 A JP16957589 A JP 16957589A JP 16957589 A JP16957589 A JP 16957589A JP H0334574 A JPH0334574 A JP H0334574A
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- Japan
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- insulating film
- gate electrode
- gate insulating
- gate
- semiconductor device
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、微細構造のＭＯＳ型半導体装置とその製造方
法に関する。
法に関する。
（従来の技術）
ＭＯＳトランジスタを集積形成した各種集積回路は、加
工技術の進歩により素子の微細化、高集積化が著しく進
んでいる。素子の微細化が進むにつれて、スケーリング
則によってゲート絶縁膜は極めて薄いものとなっている
。この様な微細ＭＯ８素子において最近、ゲート電極近
傍の拡散層内で発生するリーク電流の増大が大きい問題
として注目されている。これは、ソース、ドレイン拡散
層のゲート絶縁膜との界面近傍でゲート絶縁膜の薄膜化
による強電界の影響で深いデプレション状態が生じ、そ
の結果拡散層内で価電子帯から伝導帯への電子のトンネ
リング（ツェナー）が起こることによる。この新しいツ
ェナー現象によるリーク電流は、集積回路の消費電力増
大をもたらし、また素子の信頼性を低下させる。
工技術の進歩により素子の微細化、高集積化が著しく進
んでいる。素子の微細化が進むにつれて、スケーリング
則によってゲート絶縁膜は極めて薄いものとなっている
。この様な微細ＭＯ８素子において最近、ゲート電極近
傍の拡散層内で発生するリーク電流の増大が大きい問題
として注目されている。これは、ソース、ドレイン拡散
層のゲート絶縁膜との界面近傍でゲート絶縁膜の薄膜化
による強電界の影響で深いデプレション状態が生じ、そ
の結果拡散層内で価電子帯から伝導帯への電子のトンネ
リング（ツェナー）が起こることによる。この新しいツ
ェナー現象によるリーク電流は、集積回路の消費電力増
大をもたらし、また素子の信頼性を低下させる。
（発明が解決しようとする課題）
以上のように微細構造のＭＯＳ）ランジスダでは、ゲー
ト電極直下のソース、ドレイン拡散層で生じるブレーク
ダウンが大きい問題となっている。
ト電極直下のソース、ドレイン拡散層で生じるブレーク
ダウンが大きい問題となっている。
本発明は、この様な問題を解決したＭＯＳ型半導体装置
とその製造方法を提供することを目的とする。
とその製造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係るＭＯＳ型半導体装置は、ゲート電極とソー
ス、ドレイン拡散層の重なる領域でのゲート絶縁膜をチ
ャネル領域上のそれに比べて厚くしたことを特徴とする
。
ス、ドレイン拡散層の重なる領域でのゲート絶縁膜をチ
ャネル領域上のそれに比べて厚くしたことを特徴とする
。
本発明の方法は、この様な構造のＭＯＳ型半導体装置を
製造するに当たって、半導体基板上にゲート絶縁膜を介
してゲート電極を形成した後に、ゲート電極下のゲート
絶縁膜を等方性エツチングによってゲート電極端部から
横方向に所定距離エツチングして隙間を形成し、熱酸化
を行ってこのゲート電極端部下に当初のゲート絶縁膜よ
り厚い絶縁膜を埋込み形成するようにしたことを特徴と
する。
製造するに当たって、半導体基板上にゲート絶縁膜を介
してゲート電極を形成した後に、ゲート電極下のゲート
絶縁膜を等方性エツチングによってゲート電極端部から
横方向に所定距離エツチングして隙間を形成し、熱酸化
を行ってこのゲート電極端部下に当初のゲート絶縁膜よ
り厚い絶縁膜を埋込み形成するようにしたことを特徴と
する。
（作 用）
本発明の素子構造では、ソース、ドレイン拡散層とゲー
ト電極の重なる領域のゲート絶縁膜をチャネル領域上の
それより厚くすることによって、ゲート絶縁膜の薄膜化
に起因するソース、ドレイン拡散層でのブレークダウン
を防止することができる。
ト電極の重なる領域のゲート絶縁膜をチャネル領域上の
それより厚くすることによって、ゲート絶縁膜の薄膜化
に起因するソース、ドレイン拡散層でのブレークダウン
を防止することができる。
また本発明の方法によれば、ゲート電極を形成した後に
、等方性エツチングと熱酸化によってゲート電極端部下
に厚いゲート絶縁膜を形成することができる。すなわち
ＰＥＰ工程やマスク合わせ工程を要せず、ゲート電極に
自己整合された状態でゲート絶縁膜内に段差を形成する
ことができる。
、等方性エツチングと熱酸化によってゲート電極端部下
に厚いゲート絶縁膜を形成することができる。すなわち
ＰＥＰ工程やマスク合わせ工程を要せず、ゲート電極に
自己整合された状態でゲート絶縁膜内に段差を形成する
ことができる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ） （ｂ）は、一実施例にかかるＭＯＳトラ
ンジスタを示す平面図とそのＡ−Ａ’断面図である。素
子分離絶縁膜が形成されたｐ型シリコン基板１に、ゲー
ト絶縁膜２を介して多結晶シリコン膜からなるゲート電
極３が形成されている。
ンジスタを示す平面図とそのＡ−Ａ’断面図である。素
子分離絶縁膜が形成されたｐ型シリコン基板１に、ゲー
ト絶縁膜２を介して多結晶シリコン膜からなるゲート電
極３が形成されている。
ゲート電極３に自己整合的にソース、ドレインとなるｎ
＋拡散層４，５が形成されている。ｎ＋拡散層４，５は
、ゲート電極３と一部重なっており、この重なり部分で
のゲート絶縁膜２□は、チャネル領域上のゲート絶縁膜
２１に比べて厚く形成されている。素子形成された基板
上はＣＶＤ絶縁膜により覆われ、これにコンタクト孔が
開けられてＡρ配線が形成されている。
＋拡散層４，５が形成されている。ｎ＋拡散層４，５は
、ゲート電極３と一部重なっており、この重なり部分で
のゲート絶縁膜２□は、チャネル領域上のゲート絶縁膜
２１に比べて厚く形成されている。素子形成された基板
上はＣＶＤ絶縁膜により覆われ、これにコンタクト孔が
開けられてＡρ配線が形成されている。
第２図（ａ）〜（ｄ）は、第１図の素子の製造工程断面
図である。ｐ型シリコン基板１に素子分離絶縁膜を形成
した後、熱酸化によって５０〜２００λのゲート絶縁膜
２Ｉを形成し、この上に減圧プラズマＣＶＤ法によって
多結晶シリコン膜３゜を堆積する（第２図（ａ））。多
結晶シリコン膜３゜には不純物をイオン注入して導電性
を付与する。
図である。ｐ型シリコン基板１に素子分離絶縁膜を形成
した後、熱酸化によって５０〜２００λのゲート絶縁膜
２Ｉを形成し、この上に減圧プラズマＣＶＤ法によって
多結晶シリコン膜３゜を堆積する（第２図（ａ））。多
結晶シリコン膜３゜には不純物をイオン注入して導電性
を付与する。
次にＰＥＰと反応性イオンエツチング法によって多結晶
シリコン膜３゜をパターニングして、ゲート電極３を形
成する。そしてゲート電極３をマスクとして不純物をイ
オン注入してｎ＋拡散層４゜５を形成するＣ’ｊ５２図
（ｂ））。
シリコン膜３゜をパターニングして、ゲート電極３を形
成する。そしてゲート電極３をマスクとして不純物をイ
オン注入してｎ＋拡散層４゜５を形成するＣ’ｊ５２図
（ｂ））。
その後、ＳｉＯ２に対するエツチング速度がＳｔに対す
るそれより大きく、かつ等方性を示すエツチング法、例
えば弗化アンモニウムを用いた溶液エツチングを行って
、ゲート絶縁膜２１を横方向にエツチングしゲート電極
３の端部から所定距離の範囲、少なくとも拡散層４．５
上の部分を除去する（第２図（Ｃ））。その後熱酸化法
によって、ゲート電極３の露出している底部および基板
１を酸化して、当初のゲート絶縁膜２Ｉよりも厚いゲー
ト絶縁膜２・２をゲート電極３の下に埋込み形成する（
第２図（ｄ））。
るそれより大きく、かつ等方性を示すエツチング法、例
えば弗化アンモニウムを用いた溶液エツチングを行って
、ゲート絶縁膜２１を横方向にエツチングしゲート電極
３の端部から所定距離の範囲、少なくとも拡散層４．５
上の部分を除去する（第２図（Ｃ））。その後熱酸化法
によって、ゲート電極３の露出している底部および基板
１を酸化して、当初のゲート絶縁膜２Ｉよりも厚いゲー
ト絶縁膜２・２をゲート電極３の下に埋込み形成する（
第２図（ｄ））。
この実施例の素子では、ゲート電極３と重なる領域の拡
散層４，５上部に厚いゲート絶縁膜２２を形成すること
によって、微細構造でのゲート絶縁膜の薄膜化による拡
散層内でのブレークダウンを効果的に抑制することがで
きる。
散層４，５上部に厚いゲート絶縁膜２２を形成すること
によって、微細構造でのゲート絶縁膜の薄膜化による拡
散層内でのブレークダウンを効果的に抑制することがで
きる。
またこの実施例の工程によれば、微細なゲート長内でゲ
ート絶縁膜の厚さの変化がゲート電極に自己整合されて
形成される。これは例えば、厚いゲート絶縁膜を形成し
、その一部を選択エツチングして改めて薄いゲート絶縁
膜を形成してこの上にゲート電極をパターン形成する方
法と比べて、工程は極めて簡単であり、制御性も優れて
いる。
ート絶縁膜の厚さの変化がゲート電極に自己整合されて
形成される。これは例えば、厚いゲート絶縁膜を形成し
、その一部を選択エツチングして改めて薄いゲート絶縁
膜を形成してこの上にゲート電極をパターン形成する方
法と比べて、工程は極めて簡単であり、制御性も優れて
いる。
なお本発明は上記実施例に限られるものではない。例え
ば実施例の方法では、ゲート電極形成後にゲート絶縁膜
の一部を横方向エツチングを利用して除去して改めて厚
いゲート絶縁膜を形成した。
ば実施例の方法では、ゲート電極形成後にゲート絶縁膜
の一部を横方向エツチングを利用して除去して改めて厚
いゲート絶縁膜を形成した。
この様な方法ではなく、厚いゲート絶縁膜を先に形成し
、ソース、ドレイン拡散層と重なる位置を除くチャネル
領域上の部分をエツチングしてここに薄いゲート絶縁膜
を形成することも、工程は複雑：１こなるが可能である
。
、ソース、ドレイン拡散層と重なる位置を除くチャネル
領域上の部分をエツチングしてここに薄いゲート絶縁膜
を形成することも、工程は複雑：１こなるが可能である
。
その他本発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
［発明の効果］
以上述べたように本発明によるＭＯＳ型半導体装置は、
微細構造に特有の問題であるソース、ドレイン拡散層で
のフレークダウンを効果的に抑制することができる。
微細構造に特有の問題であるソース、ドレイン拡散層で
のフレークダウンを効果的に抑制することができる。
また本発明の方法によれば、その様な微細構造のＭＯＳ
型半導体装置を簡単な工程で制御性よく形成することが
できる。
型半導体装置を簡単な工程で制御性よく形成することが
できる。
第１図（ａ） （ｂ）は本発明の一実施例によるＭＯＳ
）ランジスタを示す平面図とそのＡ−Ａ’断面図、 第２図（ａ）〜（ｄ）はそのＭＯＳトランジスタの製造
工程を示す断面図、 第３図は従来のＭＯＳトランジスタ構造を示す断面図、 第４図は従来のＭＯＳ）ランジスタでの微細化によるブ
レークダウンの様子を示す図である。 １・・・ｐ型シリコン基板、２（２，，２□）・・・ゲ
ート絶縁膜、３・・・ゲート電極、４，５・・・ｎ＋型
型数散層
）ランジスタを示す平面図とそのＡ−Ａ’断面図、 第２図（ａ）〜（ｄ）はそのＭＯＳトランジスタの製造
工程を示す断面図、 第３図は従来のＭＯＳトランジスタ構造を示す断面図、 第４図は従来のＭＯＳ）ランジスタでの微細化によるブ
レークダウンの様子を示す図である。 １・・・ｐ型シリコン基板、２（２，，２□）・・・ゲ
ート絶縁膜、３・・・ゲート電極、４，５・・・ｎ＋型
型数散層
Claims (2)
- （１）半導体基板上にゲート絶縁膜を介してゲート電極
が形成され、このゲート電極と一部重なる状態でソース
、ドレイン拡散層が形成されたＭＯＳ型半導体装置にお
いて、ソース、ドレイン拡散層とゲート電極の重なる領
域のゲート絶縁膜がチャネル領域上のそれより厚く設定
されていることを特徴とするＭＯＳ型半導体装置。 - （２）半導体基板上にゲート絶縁膜を介してゲート電極
を形成する工程と、 前記ゲート電極下の絶縁膜をゲート電極端から等方性エ
ッチング法により横方向にエッチングしてゲート電極端
部下の所定範囲に隙間を形成する工程と、 熱酸化を行って前記ゲート電極端部下の隙間に当初のゲ
ート絶縁膜厚より厚いゲート絶縁膜を埋込み形成する工
程と、 前記ゲート電極をマスクとして基板に不純物をドープし
てソース、ドレイン拡散層を形成する工程と、 を備えたことを特徴とするＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16957589A JPH0334574A (ja) | 1989-06-30 | 1989-06-30 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16957589A JPH0334574A (ja) | 1989-06-30 | 1989-06-30 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334574A true JPH0334574A (ja) | 1991-02-14 |
Family
ID=15889022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16957589A Pending JPH0334574A (ja) | 1989-06-30 | 1989-06-30 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235448A (ja) * | 2007-03-19 | 2008-10-02 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-06-30 JP JP16957589A patent/JPH0334574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235448A (ja) * | 2007-03-19 | 2008-10-02 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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