JPH0335367A

JPH0335367A - チヤンキ・プレーナ式データ格納装置および方法

Info

Publication number: JPH0335367A
Application number: JP2152915A
Authority: JP
Inventors: James A Lundblad; ジエイムズ・エイ・ランドブラド; Mohammed Sriti; モハメド・スリテイ; Anthony D Masterson; アンソニー・デイ・マスターソン
Original assignee: Apple Computer Inc
Current assignee: Apple Inc
Priority date: 1989-06-16
Filing date: 1990-06-13
Publication date: 1991-02-15
Also published as: HK128993A; GB2234096A; US5162788A; GB2234096B; GB9010253D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の分野］この発明は半導体メモリの分野に関連するものであり、
特に、このようなメモリに対するビデオ・データの格納
に関連するものである。

［発明の背景］晶：Ｆｒ　Ｉニーいｆ−ｔ’ｔ　　ビぞオ田のランダム
・アクセス・メモリ（ＶＲＡＭ）は、ビデオ・グラフィ
ック信号を供給するための、マイクロプロセッサに基づ
く出コンピュータにおいて広範な用途が見Ｖされてきている
。これらのＶＲＡＭは、通常は、コンピュータのマザー
ボード上に配置されているような、中央処理ユニット（
ＣＰＵ）に結合されたビデオ・カードに組み込まれてい
る。このようなビデオ・カードは、１９８７年３月１９
日に、“ＶＲＡＭを用いたビデオ装置（Ｖｉｄｅｏ　Ａ
ｐｐａｒａｔｕｓ　Ｅｏ＋ｐｌｏｙｉｎｇＴＲＡＭＰ）
″として出願された、第０７１０２７．８４７号におい
て説明されている。なお、この出願は、本件発明の譲受
人に対して譲渡されたものである。

ビット・マツプ式のグラフィックの適用のために、グラ
フィック・デイスプレィにおける微小な位ｌｌの各々は
”ピクセル（ｐｉｘｅｌ）”と呼ばれており、各ピクセ
ル自体には固有のアドレスが付されている。ピクセル・
データは、１ビツトから任意の有限数ビ・クトまでの、
任意の長さのものにすることができる。ビット・マツプ
式のグラフィックにおけるアドレス空間は、行および列
のインデクスとして参照される。典型的なＣＲＴデイス
プレィは６４０Ｘ４００ピクセル・アレイのものであっ
て、白黒のビクセルはｌビットで表されており、また、
カラーのビクセルは複数ビットで表されている。この方
法によれば、個別のメモリ位置の参照は、アドレス空間
におけるそれらのＶＲＡＭ位置によってなされる。

ビデオ・カードは、通常、コンピュータ・キャビネット
内に配置された複数個のボード・スロットの一つにプラ
グ・インされる。これらのスロットは、通常、ある種の
タイプの３２ビット・バスに沿ってＣＰＵと結合されて
いる。好適な実施例においては、ビデオ・カードは“Ｎ
ＵＢＵＳ”バス（“ＮＵＢＵＳ″はテキサス・インスト
ルメント社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ、　
Ｉｎｃ、）の商標である〉に沿ってコンピュータのＣＰ
Ｕに結合されている。

前述されたように、ビデオ・カードはコンピュータにお
けるスロットの一つと係合していて、ＮＵＢＵＳとの交
信をするようにされている。ビデオ・カードの出力であ
るビデオ信号を構成するものは、レッド、グリーン、お
よびブルー（ＲＧＢ）のカラー情報である。このビデオ
信号は、次いで、その上での表示のためにビデオ・モニ
タと結合される。

通常、ＲＧＢのカラー情報は３個の連続バイト（カラー
要素毎に１バイト）として蓄積されており、全体として
２４ビツトにされている。ここで提示される問題は、Ｃ
ＰＵをビデオ・カードに接続させるバスは典型的には４
バイト幅（即ち、３２ビツト幅）であるということであ
る。例えば、ＮＵＢＵＳを通るデータの伝送は、通常、
４バイトの伝送において生起する。これの意味すること
は、２４ビツト（３バイト）のＲＧＢグラフィック・デ
ータがＮＵＢＵＳを通して伝送されるときには、いつで
も１バイトが無駄になるということである。

換言すれば、２４ビツトのＲＧＢ量の伝送の間は、ＮＵ
ＢＵＳの中の１バイトは常に不使用または空白に留まる
ということである。

これまでは、ＮＵＢＵＳを通して伝送されるデータは、
典型的には、“１対１”対応のやり方でＶＲＡＭに対し
て直接ロードされる。即ち、所与のＮＵＢＵＳアドレス
におけるデータの各ワードは、対応するビデオ・メモリ
の位置に同一のフォーマット（即ち、ＮＵＢＵＳフォー
マット）をもって書き込まれた。不都合なことには、伝
送される４バイト毎の１バイトが常に不使用であること
から、前記のやり方の結果としてビデオ・メモリの空間
について非効率な使用がもたらされるということである
。そこで必要とされることは、データの空白部を排除す
るように、２４ビツトのＲＧＢデータをビデオ・メモリ
に格納するための、より効率的なやり方である。

いずれ認められるように、この発明で提供される新規な
やり方によれば、ＮＵＢＵＳ上に現れる２４ビツトのＲ
ＧＢデータの取り込み、および、ビデオ・メモリへのそ
の格納について、データの空白部を排除するような、よ
り効率的な態様がとられる。ＮＵＢＵＳ上に現れるＲＧ
Ｂデータの圧縮と再配列、および、特別のアルゴリズム
を用いることによるＮＵＢＵＳアドレスからビデオ・メ
モリのアドレスへの変換によって前記の態様が実現され
る。

［発明の概要］ここで説明されるものは、ある一つのフォーマ。

トにおいて３２ビツトのバス（例えば、ＮＵＢＬＪＳ）
上に現れるデータを取り込み、このデータをチャソキ・
ブレーナ・フォーマノド（ｃｈｕｎｋｙｐｌａｎａｒ　
ｆｏｒｍａｔ）においてビデオ・メモリに書き込むため
の装置および方法である。また、この発明は、ビデオ・
データがチャソキ・ブレーナ・フォーマットでビデオ・
メモリから読み取られて、ＮＵＢＵＳを通しての伝送の
ためにＮＵＢＵＳフォーマットに変換されるように、Ｒ
ＧＢの読み取りを実行するためにも有用である。チャソ
キ・ブレーナ・フォーマットによれば、バイト・シーケ
ンスの中での空白部を排除するように、ビデオ・メモリ
にデータを格納する上での、より効率的なやり方が提示
される。

この発明の一実施例である装置に含まれているデータ・
フォーマット・トランスレータは、ＮＵＢｔＪＳに結合
されており、ＲＧＢのデータをＮＵＢＵＳフォーマット
からチャソキ・ブレーナ・フォーマットに変換する。チ
ャソキ・ブレーナ・フォーマットに変換されたＲＧＢの
データは、ＮＬＪＢＵＳフォーマットのものに比べて、
圧縮および再配列がなされている。この変換されたＲＧ
Ｂのデータ（チャソキ・ブレーナ・フォーマットの）は
、そこでの蓄積のために、該トランスレータによってビ
デオ・メモリに供給される。

ビデオ・メモリにはアドレス・ゼネレータも結合されて
いて、変換されたＲＧＢのデータが書き込まれるべき該
ビデオ・メモリのアドレス位置を演算するようにされる
。このアドレス位置は、次の式に従ってＮＵＢＵＳアド
レスから導出される。

Ｎ　、、、、、＝　（３ＩＮ　Ａ　Ｄ　／４　）　：こ
こに、Ｎ　５ｔａｒｔはビデオ・メモリにおける開始ア
ドレスであり、°また、ＮＡＤは変換されるべきＲＧＢ
のデータが取られるＮＵＢＵＳアドレスを表している。

トランスレータおよびアドレス・ゼネレータの双方に結
合されているコントロール・ロジックは、単一のバイト
が単一のメモリ・サイクル内に変換されるように装置の
動作を制御するものである。

ＮＵＢＵＳアドレスがＮＵＢＵＳから受け入れられたと
きに、ＮＵＢＵＳからビデオ・メモリへのＲＧＢデータ
の書き込み処理が開始される。当該アドレスは、次いで
、上述の式に従ってビデオ・メモリにおける開始アドレ
スに変換される。この次に、変換されるべき個別のデー
タ・バイトがＮＵＢＵＳから取られ、メモリ・サイクル
が開始されて、アドレス・ゼネレータによって算出され
た特定のメモリ・アドレスおよびバイト位置において、
当該データがメモリに書き込まれる。

この発明のその他の局面については、その詳細な説明か
ら明らかにされよう。

「好適な実施例の説明」３２ビット・バス上で現れるデータを取り込み、これを
より効率的な態様でビデオ・メモリに格納するための装
置および方法が説明されている。この好適な実施例にお
いては、ここで発明された装置に結合されている３２ビ
ット・バ：１ｔＮＬＩＢＵＳである。ただし、ここで理
解されるべきことは、この発明についての精神および範
囲から逸脱することなく、他の関連のあるフォーマット
を有するその他の３２ビノト・バスを使用することもで
きる。ニヒ１−為う。

ビデオ・メモリの新規なデータ・フォーマットは、周知
のＮＵＢＵＳデータ・フォーマットと区別するために、
′チャソキ・ブレーナ（ｃｈｕｎｋｙｐｌａｎａｒ）″
として参照される。３２ビット・バス上で現れるレッド
、グリーンおよびブルー（ＲＧＢ）のデータを取り込ん
で、これをチャソキ・ブレーナ・フォーマットでＶＲＡ
Ｍ内に格納するために、また、チャソキ・ブレーナ式の
データを取り込んで、３２ビット・バスを通る後続の伝
送のために３２ビット・バス・フォーマットに戻すよう
に変換するために、この発明は有用なものである。

以下の説明においては、この発明についての十分な理解
のために、特定のビット長、アドレス等の多くの特定の
詳細事項が開示される。しかしながら、当業者にとって
は明らかであるように、この発明はこれらの詳細事項な
しで実施することができる。その他の例においては、こ
の発明が不必要にあいまいにならないように、周知の回
路は詳細には開示されていない。

第１図を参照すると、ビデオ・カードｌＯの概略的なブ
ロック図が示されている。（明確にするという理由のた
めに、カード１０において、この発明を理解する上で必
要とされる構成部品だけが示されている。）ビデオ・カ
ード１０に含まれているＮＵＢＵＳコネクタ１１は、Ｎ
ＵＢＵＳを通してコンピュータのＣＰＵに対する電気的
な接続をさせる。このＮＵＢＵＳに結合されているもの
は、３２ビツトの内部的なデータ・バス１４である。バ
ス１４は双方向性のものであって、ＮＵＢＵＳをチャソ
キ・ブレーナ式のデータ格納ユニッ）１２およびビデオ
・メモリ１３に結合させている。アドレスおよびデータ
情報がＮＵＢＵＳによりビデオ・カード１０に与えられ
ると、それはＮＵＢＵＳフォーマットでバス１４に現れ
る。バス１４が双方向性のものであることから、ＮＵＢ
ＵＳフォーマノドに戻して変換するために、メモリ１３
からユニット１２にＲＧＢデータを伝送することができ
る。ユニット１２およびメモリ１３の動作のより詳細な
事項については後述される。

ＲＧＢの書き込みを実行するときには、ＮＵＢＵＳを通
して伝送されるビデオ・データは、ビデオ・メモリ１３
における蓄積のためにビデオ・カード１０に与えられる
。この動作において、ビデオ・アドレスおよびデータ情
報がバス１４に沿ってユニット１２に与えられる。チャ
ンキ・プレーナ式のデータ格納ユニット１２により、Ｎ
ＵＢＵＳフォーマットでこれに供給されたビデオ・デー
タの再配列および圧縮がなされ、これに続けて、該ビデ
オ・データ（いまはチャンキ・プレーナ・フォーマット
の）をバス１４に沿ってビデオ・メモリ１３に伝送され
る。１次アドレス・バス１５上で、メモリ１３に対して
アドレス情報が与えられる。ユニット１２によるデータ
変換の実行に先立って、ＲＧＢデータの蓄積のためのビ
デオ・メモリ・アドレスが生成される。前述されたよう
に、このビデオ・アドレスは１次アドレス・バス（ｐＡ
Ｂ）１５に沿ってメモリ１３に伝送される。

最終的に、メモリ１３に書き込まれたビデオ・データは
、バス１６に沿ってビデオ・デジタル・アナログ・コン
バータ（ＶＤＡＣ）１７に伝送される。ＶＤＡＣ１７に
より、デジタル的にコード化されたデイスプレィ情報が
、レッド、グリーンおよびブルーのアナログ信号に変換
される。これらの信号はライン１８に沿うモニタ・コネ
クタ２０において与えられる。コネクタ２０はビデオ・
カードをＣＲＴモニタに結合させてその上でのＲＧＢビ
デオ・データの表示をさせる。

ここで第２図を参照すると、チャンキ・プレーナ・デー
タ格納ユニット１２のブロック図が示されている。ＲＧ
Ｂをメモリに書き込んでいる間に、ＮＵＢＵＳアドレス
およびデータ情報が、３２ビット・バス１４を通してア
ドレスｌデータ・トランシーバ２５に与えられる。トラ
ンシーバ２５はデータおよびアドレス情報をアドレス／
データ入力バス（ＡＤ　Ｉ　Ｎ）３６に結合させる。バ
ス３６も３２ビツト幅のものであり、ＲＧＢフォーマッ
ト・トランスレータ２６およびブロック・アドレス・レ
ジスタ２７にトランシーバ２５に結合させる。

バス３６上に現れているデータをチャ７キ・プレーナ式
のデータ・フォーマットに変換する（ＲＧＢをメモリに
書き込む場合）ために、または代替的に、ＮＵＢＵＳフ
ォーマ・ノドに変換する（メモリからＮＵＢＵＳにＲＧ
Ｂの読み取りを実行するとき）ために、フォーマット・
トランスレータ２６が使用される。ここで変換されたデ
ータは、これも３２ビツト幅のアドレスおよびデータ出
力バス（ＡＤＯＵＴ）３５に与えられる。バス３５はト
ランシーバ２５に結合されているが、これには、内部バ
ス１４に沿ってビデオ・メモリへの変換されたデータが
現れる。

ブロック・アドレス・レジスタ２７は、ＲＧＢフォーマ
ット・アドレス・ゼネレータ２８が受け入れ可能になる
まで、バス３６上に現れるアドレス情報を一時的に蓄積
するために使用される。レジスタ２７はアドレス入力バ
ス（ＡＤＩＢ）４０に沿ってＲＧＢフォーマット・アド
レス・ゼネレータ２８に結合されている。ビデオ・メモ
リのアドレスは、ゼネレータ２８によって１次アドレス
・バス１５（ビデオ・メモリＩ３に結合されている２１
ビツトの専用バス）上に生成される。

次の事象のシーケンスは、ＲＧＢをビデオ・メモリに書
き込む場合の（即ち、データがＮＵＢＵＳからメモリに
伝送されているときの）データ格納ユニット１２の動作
を記述するものである。

第１に、ユニット１２はＮＬＪＢＵＳから書き込まれる
べき第１ワード（４バイト長または３２ノイイト長のワ
ード）のアドレスを受け入れる。次いで、当該アドレス
はアドレス・レジスタ２７にラッチされる。次に、この
ラッチされたアドレスがビデオ・メモリのための開始ア
ドレスに変換される。

アドレスの変換はＲＧＢフォーマット・アドレス・ゼネ
レータ２８によって実行される。

該アドレスの変換に続けて、実際のＲＧＢデータがバス
】４を通してトランスレータ２６によりＮＵＢＵＳフォ
ーマットで受け入れられる。データの個別のバイトはト
ランスレータ２６の出力Ｉイイト・レーンにおいて提示
される（“バイト・レーン”なる術語は、多くのアドレ
スにわたるノイイトの列を指すものである。例えば、第
３図において、バイト・レーン１はアドレス０−３にわ
たっており、また、データ・バイトＲＯ−Ｒ３を含んで
いる）。次に、初めから３個までのデータ・バイトに対
して、ゼネレータ２８によって生成された開始アドレス
を用いて、メモリ・サイクルが開始される。（ＮＵＢＵ
Ｓフォーマットにおいては、ビデオ・データが含まれて
いないことから、データ・ワードのバイト０は無視され
る）。

第１のデータ・バイトがビデオ・メモリに書き込まれた
後で、次続のアドレスおよび次続のデータ・バイトの変
換のために、新規のメモリ・サイクルを開始させること
ができる。最後のメモリ・サイクルにおいては、ＮＵＢ
ＵＳワードにおける最後のアドレスおよび最後のデータ
・バイトが変換される。

ここで理解されるべきことは、ＮＵＢＵＳで１ワ一ド未
満の書き込みがなされるときには、１バイトまたは２バ
イトだけを書き込めることである。

換言すれば、ＮＵＢＵＳで提示できることは、バイト・
レーンＯからの空白のデータ・バイトを有するビデオ・
カード（第３図を参照）である。第１のＮＵＢＵＳワー
ドが変換された後で、ＮＵＢＵＳブロックにおける残り
のワードのために、上述された処理の繰り返しがなされ
る。

ここで第３図を参照すると、ＮＵＢＵＳデータ・ブロッ
ク５０からビデオ・メモリ・ブロック５１への変換が示
されている。ブロック５０はＮＵＢＵＳフォーマットの
ものであり、これに対して、ブロック５１はチャソキ・
ブレーナ・フォーマットで格納されている。このＮＵＢ
ＵＳのアドレスはバス４０のビット３および２（即ち、
ＮＡＤ（３：２））で指定されている。ＮＵＢＵＳのア
ドレス０により、それぞれにバイト・レーン３．２およ
びｌにおけるデータ・バイトのＢＯｌＧＯおよびＲＯが
指示される。ＮＵＢＵＳのアドレスｌによりデータ・バ
イトのＢ１％ＧｌおよびＲ１が指示される。以下、これ
と同様である。ここで注意されることは、プロ・ノク５
０のバイト・レーン３にはブルー・カラー・データの全
てが含まれ、バイト・レーン２にはグリーン・カラー・
データの全てが蓄積され、そして、バイト・レーン１に
はレッド・カラー・データの全てが蓄積されているとい
うことである。ブロック５０のバイト・レーン０は不使
用であり、ビデオ・データは蓄積されていない。

この発明によれば、ＮＵＢＵＳのバイト・レーンｌ（例
えば、ＲＯ，Ｒ１，Ｒ２およびＲ３）に蓄積されている
４個のバイトは、再配列されてから、例えば開始アドレ
スＮ１１１において、ビデオ・メモリの単一ワード内に
蓄積される。矢印５２で指示されることは、ＮＵＢＵＳ
プロ、り５０のバイト・レーンｌがメモリ・ブロック５
１のアドレス位置Ｎ　５ｔａｒｔに変換されるやり方で
ある。同様な態様で、グリーンのビデオ・データが含ま
れてい６ＮＵＢＵＳのバイト・レーン２は、矢印５３で
示されているように、アドレス位置Ｎ１１．□に格納さ
れる。矢印５４で示されていることは、ブルーのカラー
情報が含まれているバイト・レーン３がアドレス位置Ｎ
　ｓ　Ｌ　ａ□、ｔに格納されるやり方である。

第３図に明瞭に示されているように、メモリ・ブロック
５１にはＮＵＢＵＳブロック５０の全てのカラー情報が
含まれている。しかしながら、重要なことは、ブロック
５１内のデータはブロック５０に比べて再配列され、圧
縮されており、このために通常は空白のバイト・レーン
Ｏで消費されるメモリ・エリアが排除されるということ
である。

例えば、メモリ・ブロック５１のバイト・レーンＯには
、ＮＵＢＵＳのアドレスＯにおけるブロック５０に蓄積
されたデータに対応するビデオ・データＲＯ％ＧＯおよ
びＢＱが含まれている。Ｎ０ＢＵＳのアドレスｌに蓄積
されたＲＧＢデータは、メモリ・プロ、り５】のバイト
・レーン１に書き込まれる。これ以下も同様である。

この発明の好適な実施例の操作において必須のことは、
ある種のアルゴリズムにより、ＮＵＢＵＳの各アドレス
がビデオ・メモリにおける開始アドレスに変換されるこ
とである。このアルゴリズムにおいて、ＮＵＢＵＳのア
ドレスは始めにモデュロ４で除算され、これに次いで３
で乗算される。

数学的には、この操作はＮ　、、、、、＝　（３＊Ｎ　
Ａ　Ｄ　／４　）として書くことができる。ここに、Ｎ
、％ｔａ□はメモリにおける開始アドレスを表し、また
、ＮＡＤはＮＵＢＵＳのアドレスを表している。

ここで、第３図におけるブロック５０が変換されるもの
とする。上記の式を適用することにより、まず、ビデオ
・メモリにおける開始アドレス０がＮＵＢＵＳのアドレ
スＯから導出される。次いで、メモリ・ブロック５１に
おけるアドレス位置０のバイト・レーン０にデータを書
き込むメモリ・サイクルにおいて、データ・バイトＲＯ
が（ＮＵＢＵＳおよびバス１４を介して）フォーマット
・トランスレータ２６から受け入れられる。

次に、ビデオ・メモリのアドレスがＮ　ｍｔａ？ｔｅｌ
に増加されて、別異のメモリ・サイクルが実行される。

これにより、ＮＵＢＵＳのブロック５０からのＧｏに対
応するバイトが、アドレス位置Ｎ　ｍ１ａｒｔｌｌｌの
バイト・レーンＯに伝送される。第３のメモリ・サイク
ルにおいては、バイトＢＯがアドレス位置　Ｎ　ｓ　ｔ
　ａ　ｒ　ｔ　＊　ｔのバイト・レーンＯに伝送される
。ビデオ・メモリ・ブロック５１の残すの部分を満たす
ために、全体的な処理がＮＵＢＵＳのアドレス位置ｌ、
２および３に対して繰り返される。（上述のアルゴリズ
ムにおける除算の整数性のために、ブロック５０内のＮ
ＵＢＵＳの各アドレスに対する開始アドレスはゼロであ
ると認められる。）ここで第４図を参照すると、この発明の好適な実施例に
おける、ＲＧＢフォーマット・トランスレータのロジッ
ク図が示されている。トランスレータ２６を構成するも
のは、１セツトの４＝１人カマルチプレクサ（即ち、６
０．６１および６２）、１セツトのラッチ（即ち、７０
．７１および７２）、および、１セツトの４＝１出力マ
ルチプレクサ（即ち、９０，９１，９２および９３）で
ある。４：１人カマルチプレクサの各々に接続されてい
るものは、ＮＵＢｔＪＳの個別のバイト・レーンである
。

例えば、バイト・レーン０はマルチプレクサ６０．６１
および６２に対するライン６３上で示され、バイト・レ
ーン１はライン６４上で示され、バイト・レーン２はラ
イン６５上で示され、そして、バイト・レーン３はライ
ン６６上で示されている。

ＲＧＢの書き込みの間は、これらの入力バイト・レーン
はＮＵＢＵＳの対応するバイト・レーンを構成している
。これに対して、ＲＧＢの読み取りを実行しているとき
には、それらはビデオ・メモリ１３のバイト・レーンを
表している。

マルチプレクサ６０の出力は８ビット・バス６７により
レッド・ラッチ７０に接続されている。

同様にして、マルチプレクサ６１および６２は、それぞ
れに、ライン６８および６９によりグリーン・ラッチ７
１およびブルー・ラッチ７２に結合されている。各ラッ
チの出力は、出力マルチプレクサ９０ないし９３の入力
に結合されている。かくして、レッド・ラッチ７０から
のレッド・カラー情報はライン８０上で示され、グリー
ン・ラッチ７１からのグリーン・カラー情報はライン８
１上で示され、そして、ブルー・ラッチ７２からのブル
ー・カラー情報はライン８２上で示されることになる。

マルチプレクサ９０ないし９３の出力ライン８３ないし
８６は、それぞれに、トランスレータのバイト・レーン
０ないし４の出力を生成させる。

ビデオ・メモリに対するＲＧＢの書き込みを実行してい
るときに、フォーマット・トランスレータ２８は、該ビ
デオ・メモリにおける蓄積のために、入力バイト・レー
ンからのレッド、グリーンまたはブルーのバイトの適当
なものを、出力バイト・レーンに対して選択的に結合さ
せる。第４図のマルチプレクサおよびラッチに対する制
御は、周知の組み合わせ回路とステート・マシン・ロジ
ック（ｓｔａｔｅ　ｍａｃｈｉｎｅ　ｌｏｇｉｃ）とに
よってなされる。

ただし、これらは簡略化のために図示されていない。

上述された変換シーケンス（第３図を参照）において、
ＲＧＢ書き込みの間にメモリに書き込まれる初めのバイ
トはレッドである。ブロック５０のバイト・レーン１に
現れるレッド・データ・バイトＲＯは、データ入力ライ
ン６４によって、人力マルチプレクサ６０ないし６２に
結合される。マルチプレクサ６０はピン６４を選択して
ライン６７によりＲＯをレッド・う・ノチ７０に結合さ
せる。

まず、４：１出力マルチブレクサの全てがライン８０を
選択するが、これは第１のメモリ・サイクルに対するレ
ッド・う・ノチ７０からの出力である。

かくして、全部で４個の出力バイト・レーンにはＲＯの
ビデオ・データが含まれることになる。アドレス・ゼネ
レータ２８は、メモリにおいてＲＯバイトが実際に書き
込まれる場所を定めるものである。（メモリにおける各
バイトは別個に制御可能なものであり、このために、ゼ
ネレータ２８による各バイトの目的（例えば、どのバイ
ト・レーンに書き込みがなされるか）の制御が許容され
る。）ある所与の時点において、全部で４個の出力バイト・レ
ーンには、単一のカラーに対するカラー情報が含まれて
いるが、該バイト・レーンの１個だけがビデオ・メモリ
に書き込まれる。グリーンおよびブルーのカラー・デー
タに対するこのような処理は、次に続く２個のメモリ・
サイクルにおいて繰り返される。例えば、グリーン・う
・ノチ７１にラッチされているバイトＧＯは、出力マル
チプレクサ９０ないし９３に対するライン８１上に現れ
る。これらのマルチプレクサの各々は、次いで、出力バ
イト・レーンＯないし３に対する出力としてグリーン値
のものを選択する。ゼネレータ２８は、これに次いで、
ＧＯカラー・データに対する目的光としてバイト・レー
ン０を選択スる。

ここで重要なことは、各メモリ・サイクルにおいて、Ｎ
ＵＢＵＳ上での別々のワードがアクセスされるというこ
とである。しかしながら、ビデオ・メモリに実際に伝送
されて終わるのは、ワードの中の３バイトだけである。

換言すれば、個別のメモリ・サイクルにおいては、ＮＵ
ＢＵＳからの単一のワードのアクセスがなされる。代替
的な実施例においては、ＮＵＢＵＳブロック・モードの
能力により、単一のメモリ・サイクル内に多数のワード
が伝送されるという利点が得られる。

第４図のトランスレータは、ＲＧＢの読み取りのために
も有用である。即ち、ビデオ・メモリからのデータをＮ
ＵＢＵＳのために変換するためにも有用である。ＲＧＢ
の読み取りの場合においては、該入力バイト・レーンは
ビデオ・メモリにおけるバイト・レーンに対応している
。メモリにおける特定のバイト・レーンは３回連続して
アクセスされる。例えば、入カマルチブレクサ６０ない
し６２の各々により、始めに、バイト・レーン０を選択
されることができる。その後で、３個の連続的なメモリ
・サイクルの実行がなされるが、その第１はレッド・カ
ラー◆データのためのもの、その第２はグリーン・カラ
ー・データのためのもの、そして、その第３はブルー・
カラー・データのためのものである。これにより、それ
ぞれのラフデフ０ないし７２に対して、カラー情報が効
果的にロードされる。次いで、出力マルチプレクサ９０
ないし９３により適切なカラー情報が選択されて、ＮＵ
ＢＵＳにおける関連のバイト・レーンに対して伝送され
る。例えば、バイト・レーン１に伝送するためのレッド
・カラー・データはマルチプレクサ９１により選択され
、バイト・レーン２に伝送するためのグリーン・カラー
・データはマルチプレクサ９２により選択され、そして
、バイト・レーン３に伝送するためのブルー・カラー・
データはマルチプレクサ９３により選択される。

ここで注意されることは、マルチプレクサ９０の人力ビ
ンの中の１本は接地されているということである。これ
の理由は、マルチプレクサ９０の出力がバイト・レーン
Ｏに結合されているためである。ＲＧＢの読み取りを実
行しているときは、ＮＵＢＵＳにおけるバイト・レーン
０にはＩｊ用可能なビデオ・データが含まれていないこ
とが留意される。

ここで第５図を参照すると、ＲＧＢアドレス・ゼネレー
タ２８のブロック図が示されている。アドレス・ゼネレ
ータ２８の動作の理解に資するために、次の事象のシー
ケンスについて考察することにする。

ＮｔｌＢＵＳのデータ・ブロック５０（第３図を参照）
は、ビデオ・メモリのブロック５１に書き込まれている
ものとする。ブロック５０に含まれているものは、４個
のアドレス可能な位置に蓄積されている４個のワードの
グループである。これらのメモリ位置はアドレス０−３
として表されている。ブロック５０における各ワードは
、それから書き込まれる４バイトの中の３バイトを取り
込むものである。それらの３バイトは、ビデオ・メモリ
５１における単一のバイト・レーンを構成するように変
換される。即ち、３個の別々のアドレスにわたっている
バイト・レーンを構成するようにされる。従って、ブロ
ック５０におけるワードのアドレスで決定されるものは
、当該ワードが格納されようとするメモリ・プロツク５
■におけるバイト・レーンである。例えば、メモリ・ブ
ロック５１におけるバイト・レーン３にはワード３が格
納されることになる。これ以下も同様である。

かくして、ＮＵＢＵＳでの４ワード（別々のアドレス位
置における）に対応して、メモリ内に４個のバイト・レ
ーンがあることになる。

ＮＵＢＵＳでのワード・アドレスの最下位側の２ピツト
（即ち、ＮＡＤ（３：２））により、ＮＵＢＵＳでの４
個の位置とメモリにおける４バイト・レーンとの間にｌ
対ｌのマブピングがなされるように、ビデオ・メモリに
おける目的のバイト・レーンが決定される。（ここで注
意されることは、ＮＵＢＵＳでのビットｌおよびＯ（即
ち、ＮＡＤ（１：０）はバイトのアドレスを表している
ということである。データ格納ユニット１２におけるワ
ード・アドレスが扱われているだけであるから、ビット
０１は無視される。）第５図において、ＮＵＢＵＳアドレス情報は、アドレス
／データ人力バス４０（例えば、ＡＤＩＢ（２０：２）
）により、ゼネレータ２８に対して加えられる。バス４
０の下位２ビツトはレジスタ１０６に結合されている。

これらの下位２ビツトはＮｔＪＢＵｓのブロック５０に
対するワード・アドレス（例えば、ＮＡＤ（３：２））
を表しており、このために、メモリ内のいずれのバイト
・レーンにデータ・バイトが蓄積されるかの情報が提供
される７レジスタ１０６の出力はライン１１３によりバ
ッファ１１１に結合されている。これらの２ビツトは１
次アドレス・バス１５での下位２ビツト（即ち、ＰＡＢ
（１：Ｏ））であって、バイト・レーンのアドレスを表
すものである。これらの下位２ビツトは上位１９ビツト
と組み合わされて、１次アドレス・バス１５における２
１ビ・クトの全てが生成される。

アドレス発生処理の次に続く部分には、ビデオ・メモリ
における正確な開始アドレスを算出することが含まれて
いる。Ｎ（ＪＢＵＳのワードの３バイトがメモリにおけ
るバイト・レーンに書き込まれることから、これらの３
バイトは、メモリの開始アドレスから始まる３個の連続
したアドレスに配置される。開始アドレスが一旦決定さ
れると、次に続くバイトのための後続アドレスは、開始
アドレスを増加させることによって簡単に算出される。

ＮＵＢＵＳに基づき、データの変換を格納ユニブ）１２
により開始する状況について考察する。この場合におい
ては、開始アドレスはメモリにおける最初の位置にくる
ようにされる。換言すれば、ＮＵＢＵＳにおけるアドレ
ス０とビデオ・メモリにおけるアドレス０との間には常
に対応関係がある。伝送されるべきデータは単にＲＯｌ
Ｒｌ、Ｒ２、Ｒ３、ＧＯｌＧｌ、Ｇ２．６３等であるこ
とから、ＮＵＢＬＩＳにおける初めの４個の位置（例え
ば、ワード０．１，２および３）は、常に、ビデオ・メ
モリにおける開始アドレス０を有している。ＮＵＢＵＳ
が最初の４ワードを超えて増大するまでは、新しい開始
アドレスは発生されない。

ＮＵＢＵＳのデータの最初のブロックがビデオ・メモリ
に格納された後で、アドレス４．５．６および７を含む
第２のブロックについての処理がなされる。この第２の
ブロックのためには、第３図に示されているように、次
に続く変換のための正確な開始アドレスは、メモリにお
ける第３のワード（即ち、Ｎ□ａｒｔ６１）である。

数学的には、ビデオ・メモリにおける開始アドレスは、
モデエロ４で除算され、３で乗算されたＮＵＢＵＳのア
ドレスとして認めることができる。

上で与えられた例として、ＮＵＢＵＳブロックにおける
開始アドレスが４であるときには、変換のためのビデオ
・メモリにおける開始アドレスは３＊４／４＝３で与え
られる。ここに、ビデオ・メモリにおけるアドレス３は
、（ブロック５０内の）アドレス４において始まるＮＵ
ＢＵＳの変換のための開始アドレスである。アドレス・
ゼネレータ２８においては、この変換アルゴリズムの実
施が、ブロック１ＯＯ１１０１１０２，１０５およびそ
れらに関連した接続部によってなされる。

バス４０のビット４ないし２０は、ブロック１００のＢ
入力およびブロック１０１のＡ入力に加えられる。ブロ
ック１００に含まれているものは、アドレスを１／２に
除算する除算器、および、経路Ｂ−Ｃまたは経路Ａ−Ｃ
のいずれかを選択するマルチプレクサである。このマル
チプレクサは、第５図には示されていないロジック手段
およびステート・マシン（ｓｔａｔｅ　ｍａｃｈｉｎｅ
）によって制御される。同様にして、プロ・ノク１００
には４で除算される除算器が含まれている。これにはマ
ルチプレクサも設けられていて、経路Ａ−Ｂ（４で除算
される）、または、ピンＢの出力に定数値４を加える別
の経路のいずれかを選択するようにされる。

ブロック１００の出力ピンＣはライン１０３を通してア
ダー１０２に結合されており、また、ブロック１０１の
出力ビンＢはライン１０４を介して該アダーに結合され
ている。ブロック１０１の制御は、ブロック１００と同
様な態様をもってなされる。

変換のための開始アドレスを算出するときには、ブロッ
ク１００および１０１は、それぞれに、経路Ｂ−Ｃおよ
び経路Ａ−Ｂの選択をする。このやり方において、バス
４０のビット４ないし２０によって与えられるアドレス
は、ｌ／２によって乗算され、また、１／４によっても
乗算される。ライン１０３および１０４での加算により
生成されるアドレスは、４で除算されたＮＵＢＵＳのア
ドレスの３倍である（即ち、Ｎ−１−、ｔ＝（３＊ＮＡ
Ｄ／４））。この結果はアダー１０２によってライン１
１４上に生成され、これに次いでレジスタ１０５に与え
られる。かくして、ライン１１２には１次アドレス・バ
スのビット２０ないし２が含まれている。この開始アド
レスはバッファ１１０によりバス１５から一時的に蓄積
される。１次アドレス・バス１５においては、ライン１
１２およびライン１１３でのアドレス情報の組み合わせ
がなされて、ビデオ・メモリにおけるアドレス位置のた
めに必要とされる開始およびバイト・レーン情報の生成
がなされる。

メモリにおいて次に続くアドレス位置を算出するために
必要な全てのことは、１ワードを付加すること（即ち、
Ｎ、１．□、１）である。このことは、プロ、り１００
のＡ人力に戻るライン１１２のフィードバック接続によ
ってなされる。開始アドレスの算出がなされた後で、ブ
ロック１００におけるマルチプレクサにより、入力Ａ−
Ｃからの経路が選択される。換言すれば、開始アドレス
はライン１１２からライン１０３に伝送される。これと
同時に、ブロック１００におけるマルチプレクサにより
、ライン１０４トで宇紳１８−出ｆｌＲに仁謬する経路
の選択がなされる。従って、アダー１０２により開始ア
ドレスに４が加算されて（即ち、４バイト）、ライン１
１４上で、シーケンスの次に続くメモリ・アドレス（即
ち、Ｎ　ｍｔａｒｔ＊Ｉ）を生成するようにされる。こ
れに次いで、上述されたように、その上位ビットが１次
アドレス・バス１５における下位ビットとの組み合わせ
がなされる。

ここで認められるべきことは、ＲＧＢの読み取りの間に
は本質的に同じアドレス変換が生起するということであ
る。このことの理由は、読み取りの間には常に開始アド
レスから始まって、ＲＧＢの書き込みにおける態様と同
様に、３個の位置の読み取りをするためである。ＲＧＢ
の読み取りの間に生起する事象の全体的なシーケンスは
、次のように要約することができる。

まず、アドレスがＮＵＢＵＳから取られ、開始アドレス
Ｎ１１．に変換されてから、メモリ・サイクルが開始さ
れる。当該メモリ・サイクルによりメモリからのバイト
が生成される。次いで、次に続くアドレスＮ□１０．１
を用いることにより、別異のメ、そり・サイクルが開始
される。ビデオ・メモリ１３からのデータ・バイトが読
み取られるにつれて、それらは、双方向性のバス１４を
介して、格納ユニット１２内のトランスレータ２６に加
えられる。次いで、これらのデータ・バイトは変換され
てからＮＵＢＵＳに加えられる。

これまでの説明の後では、この発明についての多くの変
更や修正が可能なことは、当業者にとって極めて明らか
なことであるが、ここで開示され、説明された特定の実
施例は、限定的に意図されるものではないと理解される
べきである。例えば、ここではＮＵＢＵＳを通してデー
タの伝送をする特別なやり方が示されているけれども、
他の３２−ビットのバスを通すようにされる別異の方法
も可能である。従って、この好適な実施例についての詳
細の引用は、その特許請求の範囲を限定する意図をもっ
てのものではなく、この発明にとって重要と考えられる
特徴を引用するだけである。

かくして、ここで説明されたものは、３２ビット・バス
からチャソキ・ブレーナ・フォーマットでビデオ・メモ
リにデータを書き込むための、また、チャンキ◆ブレー
ナ・フォーマットでビデオメモリに蓄積されているビデ
オ・データを３２ビト・バスに読み取るための、データ
格納装置および方法である。

【図面の簡単な説明】

この発明は、その好適な実施例についての詳細な説明お
よび添付図面からより十分に理解することができるけれ
ども、発明をその特定の実施例に限定すべきではなく、
その理解の説明だけにされるべきものである。２１図は、ＮＵＢＵＳスロットに接続されたビデオ・カ
ードの概略的なブロック図であって、ビデオ・カード上
にある他の関連のあるデバイスの、この発明との関係を
例示するものである。第２図は、この発明の好適な実施例のブロック図である
。第３図は、ＲＧＢビデオ・データの蓄積のためのＮＵＢ
ＵＳフォーマフトとこの発明によって発Ｉ４−々ｈ＾工
、り土−イＬ−↓−η、一つ−ＬＬハ間の差異を示す図
である。第４図は、この発明の好適な実施例において用いられる
ＲＧＢフォーマット・トランスレータのロジック図であ
る。第５図は、この発明の好適な実施例において用いられる
ＲＧＢアドレス・ゼネレータのロジック図である。図において：１１　：　ＮＵＢＵＳコネクタ、Ｉ２：チャソキ・プレーナ式のデータ格納ユニブ１３：
ビデオ・メモリ、１７：ビデオ・デジタル・アナログ・コンバータ（ＶＤ
ＡＣ）、２０：モニタ・コネクタ、２５ニアドレス／データ・トランシーバ、２６　：　Ｒ
ＧＢフォーマット・トランスレータ、２７：ブロック・
アドレス・レジスタ、２８　：　ＲＧＢフォーマット・
アドレス・レジス６０．６１．６２：人カマルチブレク
サ、７０．７１．７２：ラソチ、９０．９１．９２．９３：出力マルチプレクサ。理人山川政樹

Claims

【特許請求の範囲】

（１）モニタに対してその上で表示するためのビデオ信
号を供給するコンピュータにおいて、前記コンピュータ
は中央処理ユニット（ＣＰＵ）をビデオ・メモリに結合
させるための３２ビット・バスを含んでおり、前記バス
から前記ビデオ・メモリにレッド、グリーンおよびブル
ー（ＲＧＢ）のデータを書き込むための装置は：前記ＲＧＢデータをバス・フォーマットから別異のフォーマットに変換させるために前記バスに
結合されているデータ・フォーマット変換手段であって
、前記別異のフォーマットに変換されたＲＧＢデータは
前記バス・フォーマットと比較して圧縮、再配列されて
おり、前記変換されたＲＧＢデータをその中での蓄積の
ために前記ビデオ・メモリに供給するようにされている
前記変換手段；前記ビデオ・メモリにおいて前記ＲＧＢ変換データが書き込まれるアドレス位置を演算するため
に前記バスに結合されているアドレス・ゼネレータ手段
；前記変換手段および前記ゼネレータ手段を制御するための制御手段；からなる前記書き込み装置。
（２）モニタに対してその上で表示するためのビデオ信
号を供給するコンピュータにおいて、前記コンピュータ
は中央処理ユニット（ＣＰＵ）をビデオ・メモリに結合
させるための３２ビット・バスを含んでおり、前記ビデ
オ・メモリから前記バスにレッド、グリーンおよびブル
ー（ＲＧＢ）のデータを読み取るための装置は：前記ビデオ・メモリ内にチャンキ・プレーナ・フォーマットで蓄積されているＲＧＢデータを前
記バスにおけるフォーマットに変換させるために前記バ
スに結合されているデータ・フォーマット変換手段であ
って、前記チャンキ・プレーナ・フォーマットに変換さ
れたＲＧＢデータは前記バス・フォーマットと比較した
ときには圧縮、再配列されており、前記変換されたＲＧ
Ｂデータを前記ＣＰＵに対する後続の伝送のために前記
バスに供給するようにされている前記変換手段；前記ビ
デオ・メモリにおいて前記ＲＧＢ変換データが読み取られるアドレス位置を演算するため
に前記バスおよびデータ・フォーマット変換手段に結合
されているアドレス・ゼネレータ手段；前記変換手段および前記ゼネレータ手段を制御するための制御手段；からなる前記読み取り装置。
（３）ＣＲＴモニタ上でレッド、グリーンおよびブルー
（ＲＧＢ）のビデオ・データを表示させるためのコンピ
ュータにおいて、ＮＵＢＵＳからの前記ＲＧＢデータを
チャンキ・プレーナ・フォーマットでのビデオ・メモリ
に書き込むための装置は：前記ＮＵＢＵＳのバイト・レーンから前記ＲＧＢデータを受け入れるための複数個の入力マルチ
プレクサ、前記ＲＧＢデータの個別のバイトを分離して
蓄積するために前記入力マルチプレクサに結合されてい
る複数個のラッチ、および、前記ラッチを前記ビデオ・
メモリのバイト・レーンに対して結合させている複数個
の出力マルチプレクサを備えたデータ・フォーマット・
トランスレータであって、１メモリ・サイクルの間に前
記個別のバイトの一つを前記ビデオ・メモリの前記バイ
ト・レーンに供給するようにされている前記トランスレ
ータ；前記ビデオ・メモリにおいて前記個別のバイトが書き込まれるべきアドレス位置を演算するため
のレッド、グリーンおよびブルー（ＲＧＢ）アドレス・
ゼネレータ手段であって、前記アドレス位置は次式によ
る開始アドレスから導出するようにされているもの、Ｎ＿ｓ＿ｔ＿ａ＿ｒ＿ｔ＝（３＊ＮＡＤ／４）ここに、
Ｎ＿ｓ＿ｔ＿ａ＿ｒ＿ｔはその開始アドレスを表してお
り、ＮＡＤは前記ＮＵＢＵＳのアドレスを表しているも
のである；前記トランスレータおよび前記ゼネレータ手段を制御するための制御手段；からなる前記書き込み装置。
（４）ＣＲＴモニタ上でレッド、グリーンおよびブルー
（ＲＧＢ）のビデオ・データを表示させるためのコンピ
ュータにおいて、チャンキ・プレーナ・フォーマットで
のビデオ・メモリからの前記ＲＧＢデータをＮＵＢＵＳ
フォーマットでのＮＵＢＵＳに読み取るための装置は：前記ビデオ・メモリのバイト・レーンから前記ＲＧＢデータを受け入れるための複数個の入力マ
ルチプレクサ、前記ＲＧＢデータの個別のバイトを分離
して蓄積するために前記入力マルチプレクサに結合され
ている複数個のラッチ、および、前記ラッチを前記ＮＵ
ＢＵＳのバイト・レーンに対して結合させている複数個
の出力マルチプレクサを備えたデータ・フォーマット・
トランスレータであって、１メモリ・サイクルの間に前
記個別のバイトの一つを前記ＮＵＢＵＳの前記バイト・
レーンに供給するようにされている前記トランスレータ
；前記ビデオ・メモリにおいて前記個別のバイトが読み取られるべきアドレス位置を演算するため
のレッド、グリーンおよびブルー（ＲＧＢ）アドレス・
ゼネレータ手段であって、前記アドレス位置は次式によ
る開始アドレスから導出するようにされているもの、Ｎ＿ｓ＿ｔ＿ａ＿ｒ＿ｔ＝（３＊ＮＡＤ／４）ここに、
Ｎ＿ｓ＿ｔ＿ａ＿ｒ＿ｔはその開始アドレスを表してお
り、ＮＡＤは前記ＮＵＢＵＳのアドレスを表しているも
のである；前記トランスレータおよび前記ゼネレータ手段を制御するための制御手段；からなる前記読み取り装置。
（５）ビデオ表示信号を供給するためのコンピュータに
おいて、３２ビットのバス上をチャンキ・プレーナ・フ
ォーマットのビデオ・メモリに供給されるレッド、グリ
ーンおよびブルー（ＲＧＢ）のデータを書き込むための
方法は：（ａ）前記バスからバス・アドレスを受け入れること；（ｂ）前記バス・アドレスを前記ビデオ・メモリにおける開始アドレスに変換すること；（ｃ）前
記バスから前記ＲＧＢデータを取り込むこと；（ｄ）前記開始アドレスを用いて前記ＲＧＢデータを前記ビデオ・メモリに書き込むためのメモリ
・サイクルを開始させること；の諸ステップからなる前記の書き込み方法。
（６）レッド、グリーンおよびブルー（ＲＧＢ）のデー
タがチャンキ・プレーナ・フォーマットでビデオ・メモ
リに蓄積されているビデオ表示信号を供給するためのコ
ンピュータにおいて、前記ＲＧＢデータを前記メモリか
ら３２ビットのバスに読み取るための方法は：（ａ）前記バスからバス・アドレスを受け入れること；（ｂ）前記バス・アドレスを前記ビデオ・メモリにおける開始アドレスに変換すること；（ｃ）前
記開始アドレスにおいて前記メモリから前記ＲＧＢのバイトを取り込むためのメモリ・サ
イクルを開始させること；（ｄ）次続のアドレスを生成させるために前記開始アドレスをシーケンスさせること；（ｅ）前記
ＲＧＢデータの第２バイトおよび第３バイトを取り込むためにステップ（ｃ）を２回繰
り返すこと；（ｆ）前記第１バイト、第２バイトおよび第３バイトをバス・フォーマットに変換すること（ｇ）
前記変換されたバイトを前記バスに供給すること；の諸ステップからなる前記の読み取り方法。
（７）結合されているＣＲＴモニタの上で表示されるビ
デオ信号を供給するためのコンピュータにおいて、前記
コンピュータはＣＰＵをビデオ・メモリに結合させるＮ
ＵＢＵＳを備えており、前記メモリにおけるデータの空
白部を排除するような効率的な態様をもって、前記ビデ
オ・メモリに対して４ワード・ブロックで前記ＮＵＢＵ
Ｓから供給されるレッド、グリーンおよびブルー（ＲＧ
Ｂ）のビデオ・データを格納するための方法は：（ａ）
前記ＮＵＢＵＳ上に存在するＮＵＢＵＳアドレスから前記メモリにおける開始アドレスを演
算すること；（ｂ）前記ＮＵＢＵＳアドレスにおいて蓄積されている前記ＲＧＢデータのバイトを、前記開始ア
ドレスにおいて前記メモリの第１のバイト・レーンに書
き込むこと；の諸ステップからなる前記の格納方法。