JPS62251977A

JPS62251977A - ビデオシステムとビデオメモリにアドレスするための方法

Info

Publication number: JPS62251977A
Application number: JP62094249A
Authority: JP
Inventors: エイドリアン・スファーティ; アーキム・ストラパット
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-04-18
Filing date: 1987-04-16
Publication date: 1987-11-02
Also published as: EP0244112A2; US4912658A; EP0244112A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の背１１１（発明の分野）この発明は、一般にグラフィックコントローラ、特定的
に、ビットマツプのワードのＸおよびＹ７レイアドレス
を、メモリチップのワードの対応する物理前行および列
のアドレスに翻訳する能力を有するグラフィックコント
ローラを含み、中間の線形アドレスの必要性なく、ビッ
トマツプの１６ビツトワード、または１ビツトワードの
どちらかに選択的にアドレスし、整列されたワード、ビ
デオスクリーンおよびウィンドデータと区別されて、整
列されたビットを用いるビデオモニタをリフレッシュす
るための方法と装置に関するものである。

（先行技術の説明）ビデオシステムは、グラフィックコントローラとビデオ
モニタを含む。典県！的なグラフィックコントローラに
は、ビットマツプ、ビットマツプにビデオデータをスト
アするための回路およびピッ１−マツプからのビデオデ
ータをビデオモニタに読取る回路が設けられている。ビ
ットマツプにデータをストアし、ビットマツプからのデ
ータをビデオモニタに読取る間に起こる動作は、通常は
メモリ更新およびビデオモニタリフレッシュモードとそ
れぞれ呼ばれるものに起こる。

！Ｉｌｌ型的なビットマツプは、複数個のマルチピット
ワードを含むメモリ場所の大きなアレイとみなされるか
もしれない。たとえば、１６とットワードの４ＫＸ４に
ビットマツプは、ビットマツプの各行に２５６ワードを
有し、総計１００万ワード以上を含む。ビットマツプの
各々のワードの場所は、ＸおよびＹの論理、またはアレ
イアドレスによって識別される。

実際は、ビットマツプは実際に複数個のメモリチップを
含む。たとえば、曲型的なメモリチップは、１ＫＸＩＫ
の記憶場所を含んでいるかもしれない。それゆえ、ＩＫ
Ｘｌにメモリチップが用いられれば、１００万の１６ご
ットワードをストアするために、このようなメモリチッ
プが１６必要とされる。メモリチップの各々のビットの
記憶場所は、便宜上それぞれＲΔｌ〕とＣＡＤと呼ばれ
る行と列の物理的アドレスによって識別される。

上記の論考より、メモリチップのビットにアドレスする
ために、ビットマツプのワードの論理アドレスを用いる
ことが明らかであり、メモリチップにピッ１−の行およ
び列のアドレスを、ビットマツプのワードの論理アドレ
スから発生させることが必要である。これは、ビットマ
ツプのワードのＸおよびＹアレイ、または論理アドレス
を、対応するメモリチップの行および列の物理的アドレ
スに翻訳することによりなされる。

これまで、ピットマツプのワードの論理アドレスを、対
応するメモリチップのピットの物理的アドレスに翻訳す
るために必要とされる装置は、グラフィックコントロー
ラおよびランダムアクセスメモリ（ＲＡＭ）コントロー
ラを含んでいた。実際は、ＲＡＭコントローラは典型的
に、テーブルルックアップメモリとアドレスシーケンサ
を含んでいた。

動作において、グラフィックコントローラは、ビットマ
ツプのデータワードのＸおよびＹの論理アドレスとメモ
リチップのＸ方向にワードで測られた行の幅が設けられ
ていた。この情報より、グラフィックコントローラは次
のような対応する線形アドレスを発生した。

線形アドレス−ＸＸ幅＋Ｘこのように発生された線形アドレスは、それから、ＲＡ
Ｍコントローラに送られ、そこでそれらはチップ選択信
号同様、対応する行および列の物理的アドレスを発生す
るために用いられた。

行およびｆ４ノの物理的アドレスとチップ選択信号を発
生する先行技術の方法は、線形アドレスを発生ずるため
に必要な計算、たとえば、積および和を行なうのに要す
る時間の点から、また、別の装置、つまりＲＡＭコント
ローラが必要とされるために大変費用がかかった。

ビデオメモリにアドレスするための先行技術の方法と装
置の別の不利な点は、ビットマツプのワード内の錆々の
ピットにアドレスするためのいがなる手段も設けられて
いないことである。従来、ワード内の１つのピットある
いはそれ以上の個々のピットを修正するために、ワード
全体を読取り、所望のピットを修正し、ワードをメモリ
に再蹴込することが必要であった。その結果、ワード内
の個々のピットの修正は、ビデオディスプレイ上のライ
ンやカーブを修正するときにしばしば必要とされるが、
とても時間がかかった。

典型的に、ビデオシステムのビットマツプのピットの数
は、システムのモニタスクリーン上のピクはルの数をは
るかに超える。したがって、ビデオデータがスクリーン
上に提示されるときには、ビットマツプの一部のみがと
られる。たとえば、スクリーンに書込む際、スクリーン
上に表示されるビットマツプのワードのブロックに対応
し、識別する開始アドレスＸ、、Ｙ、および終結アドレ
スＸｅ、’ｆｔが提供される。このように識別されたデ
ータは、それからスキャンされスクリーンに書込まれる
。

時々、ビデオデータのスクリーンの一部または一部、す
なわちウィンドウが、他のデータに置換えられる。置換
えられたウィンドウは、見かけのウィンドウと呼ばれ、
ビットマツプの、開始および終結アドレスＸＡ＊、Ｙ−
ｓｔ３よびＸＡｔ　、　ＹＡｌ：によってそれぞれ識別
される。置換えるウィンドウは、実のウィンドウと呼ば
れ、それぞれ、ビットマツプの開始および終結アドレス
Ｘ　Ｒ＊　＋Ｙ５．およびＸ＊　Ｅ　Ｉ　Ｙａ　ｅによ
って識別される。

動作において、スクリーン上に表示されるはずのビット
マツプのデータは、物理アドレスが論理アドレスから発
生される１Ｍ正常な仕方で同時に１ラインがスキャンさ
れる。アドレス発生装置が、見かけのウィンドウの開始
アドレスに遭遇する際、見かけのウィンドウを、実アド
レスＸ＊ｓ、Ｙａｓ、ＸｔｇおよびＹＲＩＥによって識
別されるデータに変える。

以前は、スクリーン上にビットマツプデータを表示し、
見かけのウィンドウのデータを実のウィンドウに取替え
るための方法および装置は、一般に、スクリーンおよび
窓に整列されたワードに限られていた。したがって、ス
クリーン上に、またはウィンドウに表示される１ライン
のデータの各々の中断されない部分における第１および
＠慢のピットは、ビットマツプのワードの第１および最
後のピットに対応しなければならなかった。このような
制限は、ビデオシステムの解像度への重大な制限である
。

［ｙ！！明の要約１前記事情に鑑み、この発明の主要な目的は、単一のチッ
プ上に位置される手段を含み、ビットマツプのワードの
アドレスを直接メモリアレイのワ−ドの対応でる物理的
アドレスに翻訳するための、中間の線形、または他のア
ドレスの発生が起こらない新規な方法と装置である。

この発明の他の目的は、マスクおよび制御信号に応答し
、１ワードで識別されるビットのいかなるグループをも
修正するための新規４≧方法と装置である。

この発明の他の目的は、モニタスクリーン上、および／
またはスクリーンのウィンドウにビデオデータを表示す
るためのビデオメモリおよび手段を含み、そこにおいて
、スクリーン上および／またはスクリーンのウィンドウ
に表示されたデータの最初および／またはＲｖｌｌのビ
ットが、ビデオメモリのワードのいずれかのビットに対
応するかもしれない新規な方法とＭ　ＩＲである。

前記目的に従って、デコーダ、チップ寸法のレジスタ、
ビットマツプ寸法のレジスタ、アレイアドレス入力バス
、物理的アドレス出力バスおよびデータ／マスクバスが
設Ｃノられている。

アレイアドレス入力バスは、ビットマツプのワードのＸ
およびＹアレイアドレスを、グラフィックマイクロプロ
セン１ノからデコーダに送るために設けられている。物
理的アドレス出力バスは、ワードの行および列の物理的
アドレスをデコーダからメモリチップへ送るために設け
られている。チップ寸法のレジスタとビットマツプ寸法
のレジスタとは、アレイアドレスを対応するデコーダの
物理的アドレスに翻訳することを制御するために設けら
れＣいる。データ／マスクバスは、データとマスク情報
をメモリチップに送るために設けられている。

この発明に係るアレイアドレスの物理的アドレスへの翻
訳を説明する目的Ｃ１各々の行に２５６ワードを伴なう
１６ビツトワードの４ＫＸ４にの行および列を含む長方
形のピッ１〜マツプが設けられている。そのビットマツ
プに対応して、１６の１ＫＸＩＫのメモリチップが設け
られている。メモリチップは、メモリチップの各々が、
１６ビツトワードの各々から１ビツトをビットマツプに
ストアするような態様で組織されている。たとえば、ビ
ットマツプのワードの１べてのビットＯは、チップＯに
スｌ〜アされ、ワードのすべてのビット１はチップ１に
ストアされ、ワードのすべてのビット２は、チップ２に
ストアされる等。したがって、ワードがアドレスされる
ときはいつも、すべての１６のメモリチップは自動的に
同時に選択され、そのため特定のチップ選択信号を発生
する必要性を除く。

各々のアレイアドレスは、２４ビツト、たどえばＸｏ　
　Ｘ　＋　＋　オＪ：（ＦＹｏ　　’／＋　＋を含む。

２４ビツトのＸおよびＹのアレイアドレスの４つのビッ
ト、たとえばＸ。−Ｘ、は、マスクを発生するために用
いられることが可能である。残余の２０ビツト、たとえ
ばＸＩ　−Ｘ　＋　＋　およびＹ。−Ｙ。

、は、１ＫＸＩＫメモリチツプにアドレスするのに十分
である。

行および列の物理的アドレスＲＡＤとＣＡＤを発生する
ための、デコーダのアレイアドレスピッ１−Ｘ、　−Ｘ
Ｉ　、およびＹ。−Ｙ＋＋の使用は、ビットマツプの寸
法およびチップ寸法に依存する。

たとえば、１つの４　Ｋ　Ｘ　４　Ｋのビットマツプと
１６のＩＫＸＩＫのメモリチップと共に、アレイアドレ
スビットＹ０　Ｙ９は、物理的行アドレスＲΔＤおよび
アレイアドレスピッｌ−Ｘ、−Ｘ、、として直接に用い
られ、Ｙ、。およびＹ＋＋は、物理的列のアドレスＣＡ
Ｄとして直接に用いられる。

４つのパンクの各々に、１つの４ＫＸ４にビットマツプ
と１６の５１２Ｘ５１２メモリチツプを伴・希って、ア
レイアドレスピッｌ−Ｙ。−Ｙａが、物理的な行アドレ
スＲΔＤとして直接に用いられ、アレイアドレスビット
Ｘ４　　Ｘ＋＋ｒ３よびＹ　４＋は、物理的な列アドレ
スＣＡＤとし−Ｃ直接に用いられ、アレイアドレスビッ
トＹ、。およびＹ＋＋は、４つのパンクから１つを選択
するために直接に用いられる。１６のパンクの各々に１
つの４ＫＸ４にビットマツプと１６の２５６Ｘ２５６メ
モリチツプを伴ヰつて、アレイアドレスビットＹ０　Ｙ
？が、物理的行アドレスＲΔＤとし−Ｃ直接に用いられ
、アレイアドレスビットＸ＝Ｘ＋＋が、物理的な列アド
レスＣＡＤとして直接に用いられ、アレイアドレスビッ
トＹａＹ１．が、１６のバンクの１つを選択するために
直接に用いられる。

ピッ１〜マツプを更新する際は、ワードの残余のビクセ
ルを乱すことなく、ワードの１あるいはそれ以上のビク
セルを変えることがしばしば望ましい。したがって、上
記目的に従い、ＷＥで示される制御信号と上記のマスク
に応答し、ワード内の選択されたビットのグループを修
正するための手段がさらに設けられている。たとえば、
一実施例では、ビットＸ、−Ｘ、が、マスクを発生し、
残余のアドレスビットＸ４ＸＩ　、およびＹｏＹ、１に
よってアドレスされるワードの１６のビットの１つを識
別するために用いられる。このｆｆｌ様で、識別された
ビットは、アドレスされたワード内で変化され得る。

さらに上記の目的に従って、ビデオデータアセンブリ先
入れ先出しメモリ回路（ＶＤＡＦ）と相関するυＪｌｌ
ｌ信号発生器が設けられている。ＶＤＡＦは、ビデオモ
ニタ上に整列されたワードとデータから区別して、整列
されたビットの表示を許容するために設けられる。たと
えば、データの全スクリーンがモニタに書込まれるはず
であるとき、ビットマツプの対応するデータの開始およ
び終了アドレスが、検査される。もし検査されたアドレ
スが、表示されるはずのデータが整列されたワードでな
いことを示すなら、たとえば、表示されたデータの左端
が、藺係するデータワードの各々の第３のビットに対応
するなら、データワードはビットマツプから転送される
が、表示されるはずのビットのみが、ＶＤＡＦからスク
リーンに伝達される。整列されたビットのデータのスク
リーンを表示するために用いられる方法と装置は、また
、データの整列されたビットのウィンドウ、寸なわら全
スクリーン以下を含むデータのブロックを表示するため
に用いられる。

この発明の上記および他の目的、特徴および利点は、添
付図面の簡単な説明から明らかになるであろう。

［発明の詳細な説明１第１図を参照すると、この発明に従って、１で一般に示
されるビデオディスプレイシステムが提供される。ディ
スプレイシステム１において、一般に２で示されるシス
テムバスが提供される。バス２にバス３で結合されて、
中央処１９！’！！１Ｗ（ＣＰ（］）４が設けられてい
る。バス２に、バス５で結合されてシステムメモリ６が
設けられている。バス２にバス７で結合されて、ＤＭＡ
コントローラ８が設けられている。また、バス２に複数
個のコントロールパス１０．１１．１２および１３で結
合された、一般に１４．１５．１６および１７で示され
る複数個のグラフィックコントローラが設けられている
。コントローラ１４−１７は、いくつものコントローラ
が、バス２上にカスケードされるかもしれないことを示
すために、０−ｎでも示されている。

コントローラ１４−１７の各々は、２ｏで一般に示され
るカッド（ｑｕａｄ　）ごクセルデータマネジ＋Ｉ（Ｑ
ＰＤＭ）と、複数個の４メモリプレーン２１ａ、２１ｂ
、２１ｃおよび２１ｄを含み、２１で一般に示されるビ
デイランダムアクセスメモリ（Ｖｒ（ＡＭ）と、複数個
のビデオシフトレジスタ、すなわら一般に２２で示され
る４つのビデオデータアセンブリ先入れ先出しメモリ回
路（Ｖ　Ｄ　Ａ　Ｆ　）を含む。ＶＲＡＭ２１は、６４
ビツトラインのディスプレイメモリバス２３で、ＱＰＤ
Ｍ２０に結合されている。ビデオシフトレジスタ、すな
わちＶＤＡＦ２２は、ビデオデータバス２４で、Ｖ　Ｒ
ＡＭ２１に結合されている。制御信号は、ビデオシフト
レジスタ、すなわらＶＤＡＦ２２に、ＱＰＤＭ２０によ
って、１．ＩＩ　ｔＸｌバス２５で、与えられる。

コントローラ１４−１７のビデオシフトレジスタ、すな
わらＶＤＡ　Ｆ　２２の出力は、カラールックアップテ
ーブル３０に、複数個の信号ライン３１゜３２．３３＃
よび３４で、それぞれ結合される。

カラールックアップテーブル３０の出力は、スクリーン
３７を含むビデオモニタ３５に、ビデオデータバス３６
で結合される。コントローラ１４−１７のＱＰＤＭ２０
の各々を結合して、同期信号バス４０が設けられている
。同期信号バス４０は、コントローラ１４−１７のすべ
てのＱＰＤＭ２０を同ＩＩＩするために設けられる。

第２図を参照すると、グラフィックコントローラ１４−
１７の各々に、グラフィックマイクロプロセッサ５０、
ビデオリフレッシュ回路５１、デコーダ５２、チップ寸
法のレジスタ５３、ビットマツプ寸法のレジスタ５４、
アービタ回路５５、メモリシーケンサ回路５６およびス
タートビットストローブ（ＳＢＳＴＢ）発生器５７が設
けられている。

グラフィックマイクロプロセッサ５ｏは、この発明の目
的のために、データ／マスクバスとも呼ばれるディスプ
レイメモリバス２３でＶＲＡＭ２１に、対の１２ビツト
ラインのＸとＹの論理アドレスバス６０，６１でデコー
ダ５２に、更新請求（ＬＪ＋＋ｅｏ）制御信号ライン６
２でアービタ回路５５に結合されている。

ビデオリフレッシュ回路５１は、対の１２ビツトライン
ＸとＹの論理アドレスバス６３．６４でデコーダ５２に
、ビデオ請求（ＶｉＩ！ｏ）ｌＩＩＨＨＩ信号ライン６
５でアービタ５５に結合されている。

デコーダ５２は、１２ビツトラインのＲＡＤ／ＣＡＤ／
ＢＡＮＫ　　５ＥＬＥＣＴ物理的アドレスバス７０で、
ＶＲＡＭ２１に結合されている。チップ寸法のレジスタ
５３は、バス７１でデコーダ５２に結合されている。ビ
ットマツプ寸法のレジスタ５４は、信号ライン７２でデ
コーダ５２に結合されている。アービタ５５は、ビデオ
肯定（ＶＡＣＫ）制御信号ライン７３と更新肯定（Ｕ、
　ＣＫ）制御信号ライン７４で、メモリシーケンサ５６
とデコーダ５２に結合されている。

メモリシーケンサ５６は、行出力可能化（ＲＯＥ）制御
信号ライン７５と列出力可能化（ＣＯＥ）制御信号ライ
ン７６で、デコーダ回路５２に、対のビデオストローブ
（ＶＳＴＢ）＄１１１１１信号ライン７８．７９で、Ｖ
ＲＡＭ２１と１６対８マルチプレクサ７７に、書込可能
化（ＷＥ）＠開信号ライン８０、行アドレスストローブ
（πＡｓ）制御信号ライン８１、列アドレスストローブ
（ＣＡＳ）ｔｉｌｌ　１ｕｌｌ信号ライン８２および転
送／ゲート可能化（ＸＦ／Ｇ）制御信号ライン８３で、
ＶＲＡＭ２１に結合されている。ライン８１．８２およ
び８３は、また、ＳＢＳＴＢ発生器５７の対応する入力
に結合されている。

メモリシーケンサ５６は、また、データストローブ（Ｄ
ＳＴＢ）制御信号ライン８４．３ビット７−１’　ン！
ＩＩＨ−７’　−タＡ／Ｂ　（ＣＤＡＴＡ／Ｂ　）　Ｉ
ＩＩＩＪＩｕ信号バス８５およびフル（ＦＵＬＬ）制御
信号ライン８６で、ＶＤΔＦ２２に結合されている。

ＳＢＳＴＢ発生器５７は、スタートビットストローブ（
ＳＢＳＴＢ）制御信号ライン８７で、ＶＲＡＭ２１に結
合されている。マルチプレクサ７７は、８ビツトライン
データバス８８でＶＤ八へ２２に、１６ビツトラインデ
ータバス２４で、ＶＲＡＭ２１に結合されている。

第３図を参照すると、この発明の一実施例では、ＶＲＡ
Ｍ２１は、チップ０−チップ１５で示される１６の同一
のメモリチップを含む。メモリチップ０−１５の各々は
、１ＫＸ１にビットメモリアレイ９０ど、１にビットデ
ータシフトレジスタ９１、論理回路９２を含む。メモリ
アレイ００は、複数個の１にビットラインで、シフトレ
ジスタ９１に結合されている。シフトレジスタ９１の出
力は、マルヂラインバス２４で、マルチプレフナ７７に
結合されている。論理回路９２は、ライン８０．８１お
よび８３とデータ／マスクバス２３の１つのラインに結
合されている。

上記に加えて、チップ０ないし１５の各々は、上記に２
１ａ−２１ｄで示した４つの同一のメモリプレーンを含
む。プレーン２１ａ−２１６は、基本色界、胃および緑
に対応するデータおよび明るさ、またはちらつきのよう
な別のビクセル属性をストアするために設けられている
。

第４図を参照すると、第３図のＶＲＡＭ２１に対応し、
１００で一般に示されるビットマツプが設けられている
。ピットマツプ１００は、／１１〈ビット幅で、４にビ
ット長さである。ＶＲＡＭ２１にストアされる各々のワ
ードは、１６ビツトを含み、ピットマツプ１００の各々
の行は、２５６ワードを含む。ピットマツプで示される
ワードの総数は、１０４８５７６を含む。

この発明に従って、ビットマツプ１００の谷々のワード
からのピッ［〜は、メモリチップｏ−１５の別のらのに
ス［・アされる。たとえば、各々のワードのビット０は
、チップ０にストアされ、各々のワードのビット１はチ
ップ１にストアされ、各々のワードのビット２はチップ
２にストアされるなど。このように、通常の続出／ＩＩ
込動作の実行において、ビットマツプ１００のワードに
アドレスする際に、メモリチップ０−１５のすべてが、
同時に、かつ自動的に選択される。それゆえ、ビットマ
ツプ１００のワードにアドレスするために、アドレスバ
ス６０および６１、または６３および６４上に別のアド
レスを発生する必要はない。

アドレスバス６０．６１．６３ａよび６４は各々、対の
ＸどＹの論理、またはアレイアドレスの１２のアドレス
ビットΔ。−Δ７．を扱うために、１２のラインを含む
。

公知のように、複数個の動的記憶セルを含むＶＲＡＭ２
１のチップ０−１５の１つにアドレスするために、論理
アドレス対Ｘ、Ｙを、対の物理的アドレスに翻訳するこ
とが必要である。翻訳は１型的に、以下のごとく、ワー
ドで測定されたＸ。

Ｙの対の×座標を、ＶＲＡＭ２１の幅とワードで測定さ
れたＸ、Ｙの対のＹ座標の積に加えることによって（Ｕ
られる中間の線形アドレスの発生を伴なう。

線形アドレス−Ｙｘ幅十Ｘたとえば、ビットマツプ１００のワードの論理、または
アレイアドレスが、第４図に示されるように、Ｙ−７０
とＸ−５０の座標を有していれば。

線形アドレスは、次の数学的耐粋を行なうことによって
得られる。

線形アドレス−４０９６／１６Ｘ７０＋５０／１６−１
７９２３ワード（１）ここにＪ３いて、４０９６−ビットマツプ１００の行、また（ま走査ライ
ンのピッ１−の数１６−ビットマツプ１００のワードのビットの数７〇−所望のワードが位置される行に先立つ全部の行の
数５Ｏ−１ＪＴｒ望のワードのビットの行のビット位置：１；商の分数の余は、所望のワードの第３のピッ１へ
であるビット数２に対応する。全部のワードにアドレス
するのに限られる先行の公知のシステムにおいて、この
分数の余は、通常は無視されるであろう。下記に説明さ
れるように、この発明に従って１分数の余は、ビデオリ
フレッシュを行なう際に、ワード内のビットにアドレス
するために用いられるかもしれない、。

この発明に従って、ビットマツプが、数において２の累
乗に等しい、ワードで測定された幅を有するメモリアレ
イに対応する限り、ワードは数において２の累乗に等し
いビットを含み、前述の線形アドレスの３１１における
時間のかかる除算、乗算および加惇は、一般に簡単な左
右のシフト動作に減らされることができ、より特定的に
、それらは簡単な組合わせ回路で行なわれ得ることも認
められた。たとえば、上記の等式（１）は次のように書
かれ得る。

線形アドレス−２５６Ｘ７０−）３（余２）（２）また
は、線形アドレス−２’　Ｘ７Ｏ−１−５０／２’　　（３
）第５図および第６図を参照すると、ＸとＹの論理アド
レスを連結して、２４のアドレスビットを得る。等式（
３）を参照すると、等式〈３）の第１、■（たはＹの項
が、７０に２のＶｉ４乗、すなわち８が掛けられ、等式
〈３）の第２、またはＸの項は５０を２の累乗、すなわ
ら４で割られているのがわかるであろう。前述したよう
に、２の累乗で掛けたり割ったりすることは、それぞれ
、２の累乗で掛けられたり、割られたりする数を桁送り
するのと等価である。このように、７０の二進の等価物
を８つ左へ位置をシフトし、５０の二進の等価物を４つ
右へ位置をシフトし、それらを連結すると、線形アドレ
スが、第５図に見られるように現われるであろう。ビッ
トマツプが１ＫＸ１にメモリチップで実現される際には
、２０ビツトのり線形ワードアドレスが、アドレス情報
をメモリチツブにストローブするために、第５図に見ら
れるように、１０ピツトのＲＡＤと１０ビツトのＣＡＤ
に多重化され得る。

上記の動作より、Ｘ項を右へ４つ位置をシフトさせるこ
とにより、アドレスビットＸ。−×３は、ビットマツプ
１００のワードにアドレスするのに用いられないことが
注目されるであろう。しかしながら、アドレスビットＸ
。−Ｘ、は、所望のワード内の特定のビットを表示する
ということが認められるであろう。これらのビットは、
適当な回路に保持され、所望のワード内の特定のビット
にアドレスする際に用いられるかもしれない。チップ０
−１５の各々が、１ＫＸ１にメモリセルを含むので、２
０のＸどＹのアドレスビットは、メモリチップ内のいか
なる場所にもアドレスするのに所要であるすべてである
ことが認められるであろう。したがって、ＸとＹの７ド
レスピツト×４−Ｘ１ｌとＹ。−Ｙ＋＋は、再配置され
、第７図に見られるように、行物理的アドレス（ＲＡＤ
）とダＪｍ理的アビレス（ＣＡＤ＞を発生するために、
直接に用いられるかもしれない。

第８図および第９図を参照づると、アドレスＹ、０どＹ
＋＋は、ピッ１〜マツプ１００が５１２×５１２のビッ
トセルを含むＶＲＡＭに対応するこれらの実施例のＢＡ
ＮＫ　　５ＥＬＥＣＴビツトとして用いられ、ピッミル
マツプ１００が２５６Ｘ２５Ｇのビットメモリアレイを
含むＶＲＡＭに対応するそれらの実施例においては、Ｙ
８−ＹｌｌはＢＡＮＫ　　５ＥＬＥＣＴビツトとしてそ
れぞれ用いられることが認められるであろう。デコーダ
５２による、第７図ないし第９図に見るように、論理ア
ドレスの行および列の物理的アドレスＲＡＤおよびＣＡ
Ｄへの翻訳におけるアドレスビットの、マツピングは、
それぞれレジスタ５３．５／１に置かれたチップ寸法の
、およびビットマツプ寸法の数によって制御される。

動作において、ＶＲＡＭ２１の更新は、更新請求（ＵＲ
ε０）をアービタ５５に送るグラフィックマイクロプロ
セッサで始められる。更新請求に応えて、優先するビデ
オ請求が存在しなければ、第７図ないし第９図に示され
るように、用いられるメモリチップとビットマツプの寸
法に応じて、ＸとＹのアドレスビットを、バス７０上の
それらの関連位置Ａ。−Δ４．に、単に経路づけること
によって、ＶＲＡＭ２１にアドレスするためにデコーダ
５２は、バス６０．６１上のＸおよびＹ論理アドレスを
、ｔテおよび列の物理的アドレスＲＡＤどＣＡＤに、翻
訳する。

第１０図および第１１図を参照すると、バス２３上のデ
ータは、チップ０−１５の、ＲＡＤどＣＡＤの物理的ア
ドレスによって識別されるアドレスに書込まれ、そのど
き転送信号ＸＦ／Ｇは、ハイＣあり、書込可能化信号Ｗ
Ｅは能動状態に至る。

信号ＲＡＳとＯＡ　Ｓは、チップ内のＲＡ　ＯとＣＡＤ
をストローブする。もしＸＦ／Ｇがローで、ＲＡＳが能
動状態に至るとき、ＲＡＤで特定される全体の行は、シ
フトレジスタ９１に転送される。

データがシフ１ヘアウドされ始める９１の位置は、ＣＡ
Ｄで特定される。

ビデオモニタ３５上に表示されるラインとカーブの修正
をするために、ビットマツプ１００のワード内の予め定
められたビットが修正される。これは、メモリチップ０
−１５の対応するものを選択的に可能化することにより
、データ／マスクバス２３上にマスクを置くことにより
、それを論理回路９２に伝達することにより完成される
。

第２図、第３図、第１２図および第１３図を参照すると
、ワードの選択されたビットが書込まれるはずの動作に
おいて、１６ビツトのマスク−よ、データ／マスクバス
２３上に置かれ、メモリデツプ０−１５に、すなわら各
々のデツプに１つのマスクビットが転送される。チップ
０−１５のワードに書込まれるはずのビットに対応する
マスクのビットは、論理の１を含む。

マスクが用いられるときは、２つの書込可能化ストロー
ブＷＥが、書込サイクル中に発生する。

第１はマスクストローブど呼ばれ、第２はデータストロ
ーブと呼ばれる。マスクストローブがＬ　ＯＷになると
きにＲＡＳがＬＯＷになれば、メモリチップ０−１５の
各々の論理回路９２は、マスクの対応するビット０−１
５をストアする。マスクは、デーラス１−ローブをゲー
トするために用いられる。ストアされたマスクのビット
が論理の１である場合には、データストローブＷＥは、
論理ブロック９２を通って伝播することが許容され、ラ
イン９５上に、ゲートされたデータ書込可能化信号ＷＥ
＊として現われるだろう。このように、データストロー
ブ信号ＷＥは、データバス２３上のｒ−夕を、マスクス
トローブによって可能化された単数あるいは複数のチッ
プにのみス１−ローブするであろう。たとえば、ワード
のビット５のみが調造まれるはずであるなら、チップ５
のみが、ＷＥ＊が発生する際にマスクによって可能化さ
れるであろう。代わりに、ワードのビット２と１４のみ
が、書込まれるはずであるなら、チップ２．１５よび１
４のみが、ＷＥ＊が発生する際にマスクによって可能化
されるであろう。

第１４図を参照すると、ビットマツプ１００の表示が与
えられ、その上に、ビデオモニタ３５のスクリーン３７
の表示が重ねられている。スクリーン３７の境界は、論
理聞知アドレスＸｉ、Ｙｓと論理終了アドレスＸｃ、Ｙ
ｃとによって規定される。スクリーン３７の境界内には
、見かけのウィンドウ１１１が表示されている。見かけ
のウィンドウ１１１の境界は、児かけのウィンドウの論
し！ｌｌ７１始アドレスＸＡｓ＊ＹＡｓと論理終了アド
レスＸＡＦ：、ＹＡＩ！とによって規定されている。ス
クリーンの境界の外側には、実のウィンドウ１１２の表
示が与えられている。実のウィンドウ１１２の境界は、
論理開始アドレスＸ＊　ｓ　＋　Ｙａ　ｓど論理終了ア
ドレスＸ＊ｉ、Ｙ＊Ｅとによって規定されている。

ビットマツプ１００の各々の行、または走査ラインは、
複数個の４０９６ビツト、すなわち２５６の１６ビツト
ワードを含む。ワードの境界は。

複数個の！ｆ！直ｌｌｌＡ１１３によって表示されてい
る。

１ワードの各々の８ピツトのバイトの境界は、線１１３
ど複数個の中間ｇ！直線１１４とによって表示されてい
る。

第１４図に見られるように、スクリーン３７の開始およ
び終了アドレスと、児かけのウィンドウ１１１と実のウ
ィンドウ１１２は、各々ワードとバイトの境界１１３．
１１４の内側はもちろん、ビットマツプ１１０の境界の
内側に位置するビット位置に対応するかもしれない。

動作において、ビデオリフレッシュサイクルは、第３図
に示されるように、ライン６５上へのビデオ請求（Ｖ＝
　ｅ　ｏ　）の発生によって始められる。

ビデオリフレッシュ動作に先立って、上に示したアドレ
スＸｓ、Ｙｓ、Ｘｅ、Ｙｅ、ＸＡ＊、Ｙ＾１＋　Ｘｘｉ
＋　Ｙｘ［＋　Ｘ’ｓ、Ｙｔｉ＋　Ｘ＋＋ｔおよびＹｌ
ｌ【が、ＣＰＵ４によって、ビデオリフレッシュ回路５
１どメモリシーケンナ５６とに転送される。これらのア
ドレスに応答して、転送サイクル信号ＸＦ／Ｇ、ビデオ
ストローブＶＳＴＢおよびデータストローブＤＳＴＢが
、シーケンサ５６によって発生され、ＲＡＤとＣＡＤが
、回路５１によってバス６３．６４上に位ｖｉ１される
論理アドレスの各々のために、デコーダ５２によって、
バス７０上に与えられる。

転送リイクル信号ｘｖｙａとＲＡＤに応答して、メモリ
チップ０−１５の各々にＲＡＤによってアドレスされる
データの全部の行は、そのメ［リチツブに相関して、シ
フトレジスタ９１に並列に転送される。その侵、各々の
ＶＳＴＢに応答して、ビットは、レジスタ９１の各々か
らシフトアウトされ、そのため、１６ビツトのワードは
、各々のＶＳＴＢとともにＶＤＡＦ２２に利用可能とさ
れる。

この点において、シフトレジスタ９１はアドレス可能な
型であって、そのため各々のレジスタからシフトアウト
されるはずの第１のビットは、アドレスＸｓで示されて
、スクリーン３７上に表示されるはずのビットを含むワ
ード内の１つのビットであることが注目されるべきであ
る。たとえば、第４図に見られるように、ワード３が、
表示されるはずのビットを含むシフトレジスタ９１に転
送されるデータの行の第１のワードであるなら、ＣＡＤ
−３で、ワード３は、レジスタ９１からシフトアウトさ
れるはずの第１のワードである。ワード３が、レジスタ
９１からシフトアウトされた後に、ワード４．５．６等
は、次々とシフトアウトされる。ＣＡＤアドレス可能シ
フトレジスタ９１の使用により、表示されるであろうビ
ットを含まないワードをシフトするのに時間を無駄にし
ない。

たとえ、ワード３がシフトレジスタ９１からシフトアウ
トされても、そのワードのすべてのビットが、必ずしも
Ｖ　Ｄ　Ａ　Ｆ　２２にラッチされはしないだろう。レ
ジスタ９１からシフトアウトされるワードは、８ピツ１
〜のバイトのＶＤＡ　Ｆ　２２に転送される。しかしな
がら、１６対８のマルチプレク量す７７を通って、表示
されるはずのビットを含むそれらのバイトのみが、ＤＡ
ＴＡビットストローブＤＳＴＢによって、ＶＤＡＦ２２
にラッチされる。

第１のバイトが、ＶＤＡ　Ｆ　２２内にストローブされ
る前に、スタートビットストローブＳＢＳＴＢは、転送
サイクルの後で発生される。ＳＢＳＴＢ信号は、３ビツ
トのライン８５の上に位置される信号ＣＤＡＴ　　Ａと
ともに発生される。ＣＤＡＴ　Δは、表示されるはずの
第１のビットを識別し、したがって、Ｖｒ）△「２２か
らカラールックアップテーブル３０にシフトアウトされ
るはずの第１のピッ］−を識別する。第１４図に示され
る例においては、開始アドレスＸ、に決定されＵ、ＣＤ
ＡＴ　　Ａ−５である。

ストローブＳＢＳＴＢとＣＤＡＴ　　Ａの発生に従って
、データストローブＤＳＴ８とＣＤＡＴＢは、各々のバ
イトの初めに発生される。ＣＤＡＴＢは、表示されるバ
イトのビットの数を識別する。この例においては、Ｙｓ
で規定される行において、第１のＤＳＴＢ信号は、０Ｄ
ＡＴ　　Ｂ−３に伴なわれ、第１のバイトが表示される
はずの３つのビットを有していることを示す。それから
、３つの完全なバイトが、０ＤＡＴ　　Ｓ−８によって
説明される。Ｘａによって規定される行Ｙｓの右端にお
いて、Ｃ０ＡＴ　　Ｂ−６が発生される。

これは、ワード３のバイト２の６つのビットのみが、表
示されるはずであることを意味する。

Ｘｒ：により規定される行Ｙ、の端において、Ｙ９は、
Ｙｓ→−１に増分され、別の転送サイクルＸＦ　／　Ｇ
が発生され、前述の動作が繰返される。これらの動作は
、スクリーン上に表示される各々の行に、ウィンド１り
を伴なう行が遭遇されるまで繰返される。

第１５図および第１６図を参照すると、各々の転送サイ
クルとデータストローブＤＳＴＢが、各々のバイトに発
生された後に、ストローブＳＢＳＴＢが発生される。ウ
ィンドウのセグメントを有しない行において、転送サイ
クルはＩこった１つが各々の行に発生される。ウィンド
ウのセグメントを有する行にＪ３いては、３つの転送量
サイクルＸＦ７Ｃが各々の行に発生される。すなわち、
１つはスクリーンの初めに、１つはウィンドウのセグメ
ントの初めに、もう１つはウィンドウのセグメントの端
にである。たとえば、第１４図でＹＡＩで規定される行
のような、ウィンドウのけグメントを含む行において、
ＣＤＡＴ　　Ａ−５を伴なう第１のＳＢＳＴＢが、発生
される１、これには、０ＤＡＴ　　Ｂ−３を伴なうＤＳ
ＴＢ／ｆｉ後続する。ＣＤＡＴ　　Ｂ−６を伴なう別の
ＤＳＴＢが続く。０ＤＡＴ　　Ｓ−３は、ワード１のバ
イト２の３つのビットが表示されるはずであることを示
す。０ＤＡＴ　　Ｓ−６は、ワード２のバイト１の６つ
のピッ］−が、表示されるはずであることを示す。次に
、ＣＤＡＴ　　Ａ−０を伴なうＳＢＳＴＢを伴なう第２
の転送り゛イクルが、実のウィンドウのスタートを規定
するために発生される。ＣＤＡＴ　　Ａ−０は、開始ビ
ットが、バイトの第１のビットであることを示す。この
ＳＢＳＴＢに、Ｃ０ＡＴ　　［３−８を伴なう２つのＤ
ＳＴ１３と、ＣＤＡＴ　　Ｂ−３を伴なう１つのＤＳＴ
Ｂが後続する。最復のＤＳＴＢの後に、５ＢＳＴ！’３
を伴なう第３の転送サイクルが、ＣＤＡＴ　　Ａ−１を
伴なって発生される。

優者のＣＤＡＴ　　Ａ−１は、スクリーンに表示される
はずの残余の背景が、ワード３のバイト２のピッ１〜１
で始まることを示す。これに、Ｃ０ＡＴＢ−５を伴なう
ＤＳＴＢｆｆｉ後続する。第１６図に見られるように、
ＣＤＡＴ　　ＡとＣＤＡＴＢとは、ＶＳＴＢがＨＩＧＨ
なら、ワードの第１のバイ１〜と相関し、ＶＳＴＢがＬ
ＯＷであるなら、ワードの第２のバイトと相関する。転
送ナイクルの侵のワードの第１のバイトが、ＶＯＡＦに
ストローブされるはずなら、Ｓ　Ｂ　Ｓ　Ｔ　ＢとＤＳ
ＴＢのパルスが発生される。第１のバイトが無視される
はずにあるなら、第１のＤＳＴＢのパルスは除かれる。

この発明の好ましい実施例が上に説明されたが、その精
神と範囲から外れることなく、様々の修正がそれになさ
れることが理解される。したがって、この発明の詳細な
説明された実施例に制限されず、前掲の特許請求の範囲
を参照して決定されることが企図される。

ツク図である。

【図面の簡単な説明】

第２図はこの発明の実施例の詳細なブロック図である。第３図はこの発明に係る複数個のメモリアレイのブロッ
ク図である。第４図はこの発明に係るビットマツプと複数個のメモリ
アレイの図である。第５図はこの発明に係るＲΔＤとＣＡＤのアドレスの図
であり、Ｙ、。とＹ＋＋　とが、１に×１にメモリアレ
イにアドレスするための、ＣＡＤの２つの最も重要なビ
ットとして用いられている。第６図はこの発明に係る、翻訳の前の例示的なＸとＹの
アドレスの図である。第７図ないし第９図は、この発明に係る、３つの論理ア
ドレスを３つの物理アドレスへの翻訳の図である。第１０図はこの発明に係るデータレジスタとメモリチッ
プのアレイを示すブロック図である。第１１図は通常の読出／ＩＩ込更新およびビデオリフレ
ッシュ動作のための、タイミング信号の関係を示す複数
個のタイミング図である。第１２図はこの発明に係るデータ／マスクレジスタと複
数個のメモリアレイのブロック図である。第１３図はマスクされた書込動作中のタイミング信号の
関係を示す複数個のタイミング図である。第１４図はこの発明に係る、複数個のメモリアレイから
ビデオ〔シタ上への表示のためにデータを転送するため
に用いられる制御信号を示すビットマツプの詳ｌｌＩな
図である。第１５図はこの発明に係る、スタートビットストローブ
制御信号の発生を示す複数個のタイミング図である。第１６図はこの発明に係る、ビデオストローブどデータ
ストローブとの間の関係を示すタイミング図である。図において、１はビデオディスプレイシステム、４は中
央処理装置、６はシステムメモリ、８はＤＭＡコントロ
ーラ、１０．１１，１２．１３はコントロールバス、１
４．１５，１６．１７はグラフィックコントローラであ
る。特許出願人　アドバンスト・マイクロ・デイバ■　　　
　のト　　　　トＬｆｌの〉Ｏ

Claims

【特許請求の範囲】

（１）複数個の同一のメモリアレイと、前記メモリアレイに結合される単一の集積回路チップに
位置され、前記複数個のメモリアレイの各々のメモリセ
ルの数に対応する信号、前記複数個のメモリアレイのメ
モリセルの総数に対応する信号およびビットマップのワ
ードに場所に対応するアドレスの対（Ｘ、Ｙ）に応答し
、前記複数個のメモリアレイの各々の前記ワードのビッ
トの対応する物理的アドレスを与えるための手段を含む
ビデオシステム。
（２）前記物理的アドレスが、行の物理的アドレス（Ｒ
ＡＤ）と列の物理的アドレス（ＣＡＤ）とを含む特許請
求の範囲第１項記載のシステム。
（３）前記物理的アドレスが、行の物理的アドレス（Ｒ
ＡＤ）、列の物理的アドレス（ＣＡＤ）およびバンク選
択物理的アドレスを含む特許請求の範囲第１項記載のシ
ステム。
（４）前記複数個のメモリアレイが、２の累乗の倍数に
等しい多数個のメモリアレイを含む特許請求の範囲第１
項記載のシステム。
（５）２の前記累乗の前記倍数が１６の倍数を含む特許
請求の範囲第４項記載のシステム。
（６）前記メモリアレイの各々が、２の累乗に等しい多
数個のメモリセルを含む特許請求の範囲第１項記載のシ
ステム。
（７）前記物理的アドレスが、行の物理的アドレス（Ｒ
ＡＤ）と列の物理的アドレス（ＣＡＤ）を含み、前記物
理的アドレス提供手段が、行出力可能化信号（ＲＯＥ）
と列出力可能化信号（ＣＯＥ）に応答し、前記行および
列の物理的アドレス（ＲＡＤとＣＡＤ）をそれぞれ前記
複数個のメモリアレイに順次に転送するための手段を含
む特許請求の範囲第１項記載のシステム。
（８）複数個のビットラインを有するデータ／マスクバ
スを含み、前記ビットラインの別のものが前記複数個の
メモリアレイの各々に結合されており、データを前記ビットラインに与えるための手段と、行アドレスストローブ信号（＠Ｒ＠＠Ａ＠＠Ｓ＠）、列
アドレスストローブ信号（＠Ｃ＠＠Ａ＠＠Ｓ＠）、書込
可能化制御信号（＠Ｗ＠＠Ｅ＠）および転送サイクル制
御信号（＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠）を選択的に与える
ための手段とをさらに含み、前記＠Ｘ＠＠Ｆ＠＠／＠＠
Ｇ＠と前記＠Ｗ＠＠Ｅ＠が第１（ＬＯＷ）と第２（ＨＩ
ＧＨ）の状態を有し、前記＠Ｒ＠＠Ａ＠＠Ｓ＠、前記＠Ｃ＠＠Ａ＠＠Ｓ＠、前
記＠Ｗ＠＠Ｅ＠、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠および
前記物理的アドレスに応答し、前記＠Ｘ＠＠Ｆ＠＠／＠
＠Ｇ＠がその第２（ＨＩＧＨ）の状態で、前記＠Ｗ＠＠
Ｅ＠がその第１（ＬＯＷ）の状態であるときに、前記複
数個のメモリアレイの前記ビットライン上の、前記物理
アドレスに前記データをストアするための手段をさらに
含む特許請求の範囲第１項記載のシステム。
（９）複数個のビットラインを有するデータ／マスクバ
スを含み、前記ビットラインの別のものが前記複数個の
メモリアレイの各々に結合され、予め定められたマスク
ビットを前記ビットラインの選択されたものに与えるた
めの手段と、行アドレスストローブ信号（＠Ｒ＠＠Ａ＠
＠Ｓ＠）、第１の書込可能化制御信号（＠Ｗ＠＠Ｅ＠）
および転送サイクル制御信号（＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ
＠）を選択的に与えるための手段とをさらに含み、前記
＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠、前記＠Ｒ＠＠Ａ＠＠Ｓ＠お
よび前記＠Ｗ＠＠Ｅ＠が各々第１（ＬＯＷ）と第２（Ｈ
ＩＧＨ）の状態を有し、前記＠Ｒ＠＠Ａ＠＠Ｓ＠、前記＠Ｗ＠＠Ｅ＠および前記
＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠に応答し、前記＠Ｗ＠＠Ｅ＠
がその第１（ＬＯＷ）の状態の際に、前記＠Ｘ＠＠Ｆ＠
＠／＠＠Ｇ＠がその第２の状態（ＨＩＧＨ）で前記＠Ｒ
＠＠Ａ＠＠Ｓ＠がその第１（ＬＯＷ）の状態になれば、
そこに結合された前記メモリアレイの前記ビットライン
の前記選択されたものの上に前記予め決められたマスク
ビットをストアするための手段と、前記メモリアレイにストアされた前記予め定められたマ
スクビットと前記＠Ｗ＠＠Ｅ＠に応答し、前記予め定め
られたマスクビットの前記メモリアレイへの前記ストア
の後に、前記＠Ｗ＠＠Ｅ＠がそのロー状態になる際に、
第２の書込制御信号＠Ｗ＠＠Ｅ＠＊を与えるための手段
と、前記予め定められたマスクビットの前記メモリアレイへ
の前記ストアの後に、前記ビットラインの前記選択され
たものの上に予め定められたデータビットを与えるため
の手段と、前記ビットラインの前記選択された１つの上の前記予め
定められたデータビット、前記＠Ｗ＠＠Ｅ＠および前記
物理的アドレスに応答し、前記メモリアレイの前記予め
定められたデータビットを前記物理アドレスにストアす
るための手段とを含む特許請求の範囲第１項記載のシス
テム。
（１０）前記物理的アドレスが行の物理的アドレス（Ｒ
ＡＤ）と列の物理的アドレス（ＣＡＤ）とを含み、前記
複数個のメモリアレイの各々がシフトレジスタを含み、
前記ＣＡＤと前記ＲＡＤが、ビデオモニタ上に表示され
るはずの第１のピクセルの前記メモリアレイにおける場
所を識別し、転送サイクル制御信号（＠Ｘ＠＠Ｆ＠＠／
＠＠Ｇ＠）、行アドレスストローブ（＠Ｒ＠＠Ａ＠＠Ｓ
＠）、列アドレスストローブ（＠Ｃ＠＠Ａ＠＠Ｓ＠）お
よびビデオストローブ（ＶＳＴＢ）を与えるための手段
を含み、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠、前記＠Ｒ＠＠
Ａ＠＠Ｓ＠および前記＠Ｃ＠＠Ａ＠＠Ｓ＠の各々が、第
１（ＬＯＷ）と第２（ＨＩＧＨ）の状態を有し、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠、前記ＲＡＤおよび前記
＠Ｒ＠＠Ａ＠＠Ｓ＠に応答し、前記＠Ｒ＠＠Ａ＠＠Ｓ＠
がその第１（ＬＯＷ）の状態になり、前記＠Ｘ＠＠Ｆ＠
＠／＠＠Ｇ＠がその第１（ＬＯＷ）の状態であるならば
、前記ＲＡＤで識別される前記複数個のメモリアレイの
各々のデータの行を、前記アレイのシフトレジスタに転
送するための手段と、前記ＣＡＤに応答し、表示される
はずのビットを含む前記シフトレジスタの第１のワード
を識別するための手段と、前記ＶＳＴＢに応答し、前記第１のワードに始まる前記
シフトレジスタの各々からデータのビットを転送するた
めの手段を含む特許請求の範囲第１項記載のシステム。
（１１）システムクロック（ＳＹＳＣＬＫ）を含み、前
記ＶＳＴＢが前記ＳＹＳＣＬＫの周波数の半分の周波数
を含む特許請求の範囲第１０項記載のシステム。
（１２）ビデオデータアセンブリ先入れ先出しメモリ回
路（ＶＤＡＦ）と、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠と前記＠Ｒ＠＠Ａ＠＠Ｓ
＠の発生に応答し、前記＠Ｒ＠＠Ａ＠＠Ｓ＠がその第１
（ＬＯＷ）の状態になり、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ
＠がその第１（ＬＯＷ）の状態であるならば、表示され
るはずのピクセルを含むデータの第１のバイトの初めに
、スタートビットストローブ制御信号ＳＢＳＴＢを与え
るための手段を含み、前記＠Ｃ＠＠Ａ＠＠Ｓ＠がその第
１（ＬＯＷ）の状態のとき、前記ＳＢＳＴＢが非能動と
なり、データストローブ（ＤＳＴＢ）を与えるための手段と、前記ＳＢＳＴＢと前記ＤＳＴＢとに応答し、前記シフト
レジスタの各々から前記ＶＤＡＦにシフトアウトされた
選択されたビットをラッチするための手段と、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠の前記付与に続いて、前
記ＶＤＡＦに伝送される第１のバイトに表示されるはず
の第１のビットの位置に対応する第１の信号（ＣＤＡＴ
Ａ）を与えるための手段と、前記第１のワードの後、前記ＶＤＡＦに転送される各々
の後続のワードに表示されるはずのビットの数に対応す
る第２の信号（ＣＤＡＴＢ）を与えるための手段と、前記ＳＢＳＴＢに応答し、前記第１のワードおよび前記
ＣＤＡＴＡを前記ＶＤＡＦにラッチするための手段と、前記ＤＳＴＢに応答し、前記後続のワードと前記ＣＤＡ
ＴＢを前記ＶＤＡＦにラッチするための手段とを含む特
許請求の範囲第１０項記載のシステム。
（１３）前記ＶＤＡＦがフルのときはいつも、ＶＤＡＦ
フル制御信号（＠Ｆ＠＠Ｕ＠＠Ｌ＠＠Ｌ＠）を与える手
段と、前記＠Ｆ＠＠Ｕ＠＠Ｌ＠＠Ｌ＠に応答し、前記ＶＳＴＢ
、前記ＳＥＳＴＢおよび前記ＤＳＴＢの発生を中断する
ための手段とを含む特許請求の範囲第１０項記載のシス
テム。
（１４）複数個の同一のメモリアレイを提供する段階と
、前記メモリアレイに結合された単一の集積回路チップ上
に位置され、前記複数個のメモリアレイの各々のメモリ
セルの数に対応する信号、前記複数個のメモリアレイの
メモリセルの総数に対応する信号、およびビットマップ
のワードの位置に対応するアドレスの対（Ｘ、Ｙ）に応
答し、前記複数個のメモリアレイの各々の前記ワードの
ビットの対応する物理的アドレスを与えるための手段を
提供する段階とを含むビデオメモリにアドレスするため
の方法。
（１５）前記物理的アドレスが行の物理的アドレス（Ｒ
ＡＤ）と列の物理的アドレス（ＣＡＤ）とを含む特許請
求の範囲第１４項記載の方法。
（１６）前記物理的アドレスが行の物理的アドレス（Ｒ
ＡＤ）、列の物理的アドレス（ＣＡＤ）およびバンク選
択物理的アドレスを含む特許請求の範囲第１４項記載の
方法。
（１７）メモリアレイの前記複数性が２の累乗の倍数に
等しい多数のメモリアレイを含む特許請求の範囲第１４
項記載の方法。
（１８）２の前記累乗の前記倍数が１６の倍数を含む特
許請求の範囲第１７項記載の方法。
（１９）前記メモリアレイの各々が２の累乗に等しい多
数のメモリセルを含む特許請求の範囲第１４項記載の方
法。
（２０）前記物理的アドレスが行の物理的アドレス（Ｒ
ＡＤ）と列の物理的アドレス（ＣＡＤ）を含み、前記物
理的アドレスを与えるための手段を提供する前記段階が
行の出力可能化信号（ＲＯＥ）と列の出力可能化信号（
ＣＯＥ）に応答し、前記行および列の物理的信号（ＲＡ
Ｄと、ＣＡＤ）をそれぞれ前記複数個のメモリアレイに
順次転送するための手段を提供する段階を含む特許請求
の範囲第１４項記載の方法。
（２１）複数個のビットラインを有するデータ／マスク
バスを提供する段階を含み、前記ビットラインの別のも
のが前記複数個のメモリアレイの各々に結合されており
、データを前記ビットラインに与える段階と、行のアドレ
スストローブ信号（＠Ｒ＠＠Ａ＠＠Ｓ＠）、列のアドレ
スストローブ信号（＠Ｃ＠＠Ａ＠＠Ｓ＠）、書込可能化
制御信号（＠Ｗ＠＠Ｅ＠）および転送サイクル制御信号
（＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠）を選択的に与える段階と
を含み、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠および前記＠Ｗ
＠＠Ｅ＠が第１（ＬＯＷ）と第２（ＨＩＧＨ）の状態を
有し、前記＠Ｒ＠＠Ａ＠＠Ｓ＠、前記＠Ｃ＠＠Ａ＠＠Ｓ＠、前
記＠Ｗ＠＠Ｅ＠、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠および
前記物理的アドレスに応答し、前記＠Ｘ＠＠Ｆ＠＠／＠
＠Ｇ＠がその第２（ＨＩＧＨ）の状態で、前記＠Ｗ＠＠
Ｅ＠がその第１（ＬＯＷ）の状態のとき、前記複数個の
メモリアレイの前記ビットライン上の前記物理的アドレ
スに前記データをストアするための手段を提供するため
の段階を含む特許請求の範囲第１４項記載の方法。
（２２）複数個のビットラインを有するデータ／マスク
バスを提供する段階を含み、前記ビットラインの別のも
のが前記複数個のメモリアレイの各々に結合され、予め定められたマスクビットを前記ビットラインの選択
されたものの上に与える段階と、行のアドレスストローブ信号（＠Ｒ＠＠Ａ＠＠Ｓ＠）、
第１の書込可能化制御信号（＠Ｗ＠＠Ｅ＠）および転送
サイクル制御信号（＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠）を選択
的に与える段階とを含み、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ
＠、前記＠Ｒ＠＠Ａ＠＠Ｓ＠および前記＠Ｗ＠＠Ｅ＠が
各々第１（ＬＯＷ）と第２（ＨＩＧＨ）の状態を有し、前記＠Ｗ＠＠Ｅ＠がその第１（ＬＯＷ）の状態のとき、
前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠がその第２の状態（ＨＩ
ＧＨ）で、前記＠Ｒ＠＠Ａ＠＠Ｓ＠がその第１（ＬＯＷ
）の状態であるならば、そこに結合された前記メモリア
レイの前記ビットラインの前記選択されたものの上に前
記予め定められたマスクビットをストアする段階と、前
記予め定められたマスクビットの前記メモリアレイへの
前記ストアの後に、前記＠Ｗ＠＠Ｅ＠がそのロー状態に
なるとき、第２の書込制御信号＠Ｗ＠＠Ｅ＠＊を与える
段階と、前記予め定められたマスクビットの前記メモリアレイへ
の前記ストアの後、前記ビットラインの前記選択された
ものの上へ予め定められたデータビットを与える段階と
、前記第２の書込制御信号＠Ｗ＠＠Ｅ＠＊に応答して、前
記予め定められたデータビットを前記メモリアレイの前
記物理的アドレスにストアする段階を含む特許請求の範
囲１４項記載の方法。
（２３）前記物理的アドレスが行の物理的アドレス（Ｒ
ＡＤ）と列の物理的アドレス（ＣＡＤ）を含み、前記複
数個のメモリアレイの各々がシフトレジスタを含み、前
記ＣＡＤと前記ＲＡＤがビデオモニタ上に表示されるは
ずの第１のピクセルの前記メモリアレイの位置を識別し
、転送サイクル制御信号（＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠）、
行アドレスストローブ（＠Ｒ＠＠Ａ＠＠Ｓ）、列アドレ
スストローブ（＠Ｃ＠＠Ａ＠＠Ｓ＠）およびビデオスト
ローブ（ＶＳＴＢ）を与える段階を含み、前記＠Ｘ＠＠
Ｆ＠＠／＠＠Ｇ＠、前記＠Ｒ＠＠Ａ＠＠Ｓ＠および前記
＠Ｃ＠＠Ａ＠＠Ｓ＠が各々第１（ＬＯＷ）と第２（ＨＩ
ＧＨ）の状態を有し、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠、前記ＲＡＤおよび前記
＠Ｒ＠＠Ａ＠＠Ｓ＠に応答し、前記＠Ｒ＠＠Ａ＠＠Ｓ＠
がその第１（ＬＯＷ）の状態になり、前記＠Ｘ＠＠Ｆ＠
＠／＠＠Ｇ＠がその第１（ＬＯＷ）の状態であるならば
、前記ＲＡＤで識別される前記複数個のメモリアレイの
各々のデータの行を前記アレイのシフトレジスタに転送
する段階と、前記ＣＡＤに応答し、表示されるはずのビットを含む前
記シフトレジスタの第１のワードを識別する段階と、前記ＶＳＴＢに応答し、前記第１のワードに始まる前記
シフトレジスタの各々からデータのビットを転送する段
階とを含む特許請求の範囲第１４項記載の方法。
（２４）システムクロック（ＳＹＳＣＬＫ）を含み、前
記ＶＳＴＢが前記ＳＹＳＣＬＫの周波数の半分の周波数
を含む特許請求の範囲第２３項記載の方法。
（２５）ビデオデータアセンブリ先入れ先出しメモリ回
路（ＶＤＡＦ）を提供する段階と、前記＠Ｘ＠＠Ｆ＠＠
／＠＠Ｇ＠と前記＠Ｒ＠＠Ａ＠＠Ｓ＠に応答し、前記＠
Ｒ＠＠Ａ＠＠Ｓ＠がその第１（ＬＯＷ）の状態になり、
前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠がその第１（ＬＯＷ）の
状態であるならば、表示さるはずのピクセルを含むデー
タの第１のバイトの初めに、スタートビットストローブ
制御信号（ＳＢＳＴＢ）を与える段階とを含み、前記Ｓ
ＢＳＴＢが、前記＠Ｃ＠＠Ａ＠＠Ｓ＠がその第１（ＬＯ
Ｗ）の状態のときに、非能動になり、データストローブ（ＤＳＴＢ）を与える段階と、前記Ｓ
ＢＳＴＢと前記ＤＳＴＢに応答し、前記シフトレジスタ
の各々からシフトアウトされた選択されたビットを前記
ＶＤＡＦにラッチする段階と、前記＠Ｘ＠＠Ｆ＠＠／＠＠Ｇ＠の前記付与に続いて、前
記ＶＤＡＦに転送される第１のバイトに表示されるはず
の第１のビットの位置に対応する第１の信号（ＣＤＡＴ
Ａ）を与える段階と、前記第１のワードの後に、前記ＶＤＡＦに転送される各
々の後続のワードに表示されるはずのビットの数に対応
する第２の信号（ＣＤＡＴＢ）を与える段階と、前記ＳＢＳＴＢに応答し、前記第１のワードと前記ＣＤ
ＡＴＡを前記ＶＤＡＦにラッチする段階と、前記ＤＳＴＢに応答し、前記後続のワードと前記ＣＤＡ
ＴＢを前記ＶＤＡＦにラッチする段階とを含む特許請求
の範囲第２３項記載の方法。
（２６）前記ＶＤＡＦがフルのときはいつも、ＶＤＡＦ
フル制御信号（＠Ｆ＠＠Ｌ＠＠Ｌ＠）を与える段階と、前記＠Ｆ＠＠Ｌ＠＠Ｌ＠に応答し、前記ＶＳＤＢ、前記
ＳＢＳＴＢおよび前記ＤＳＴＢの発生を中断する段階と
を含む特許請求の範囲第２３項記載の方法。