JPH0335544A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0335544A JPH0335544A JP1171423A JP17142389A JPH0335544A JP H0335544 A JPH0335544 A JP H0335544A JP 1171423 A JP1171423 A JP 1171423A JP 17142389 A JP17142389 A JP 17142389A JP H0335544 A JPH0335544 A JP H0335544A
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- JP
- Japan
- Prior art keywords
- film
- groove
- semiconductor device
- trench
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は、半導体装置に関するものである。
さらに言えば、半導体装置内に形成されたトレン分離構
造に関するものである。
造に関するものである。
【発明の概要］
ン
本発明は、半導体装置のトレンチ分離に於て、溝内に、
金属酸化物が埋め込まれていることを特徴とした半導体
装置に関するものである。
金属酸化物が埋め込まれていることを特徴とした半導体
装置に関するものである。
［従来の技術］
第４．５図は、従来のトレンチ分離の一実施例を示した
。第４図に於て、溝をエツチングで形成した後、５ｉｚ
Ｎ、 ／Ｓ ｉ Ｏａ ＲｉＪ！ｌ １８を全面にデポ
し、続イテ、Ｐａ Ｉ ＹＳ １ｌｌｉｌ ９を４００
０人デボする０次に６μ以上の溝部にダミー用ＳｉＯ□
Ｉ！！２０をフォトエッチにより形成した後全面に、レ
ジスト膜を２〜３μ塗布後、エッチバックすると、すべ
ての溝部に、レジスト２１が、残り、このレジストと、
グミ−５ｉ Ｏｚ膜をマスクにして、ＰｏＩＹＳｉ膜を
エッチバックすると溝内にＰｏＩＹＳｉが残留する。こ
れを熱酸化することにより、溝内に５ｉｎｓ膜２２が形
成される。その後、Ｓ ｉｉＮ ａ ／ Ｓ Ｉ Ｏｚ
膜ヲエッチンクし、洗浄後、ゲート酸化膜２５を形成す
る。さらにゲート電極２６を形成し、後は１通常工程に
よりプロセスを完成させる。
。第４図に於て、溝をエツチングで形成した後、５ｉｚ
Ｎ、 ／Ｓ ｉ Ｏａ ＲｉＪ！ｌ １８を全面にデポ
し、続イテ、Ｐａ Ｉ ＹＳ １ｌｌｉｌ ９を４００
０人デボする０次に６μ以上の溝部にダミー用ＳｉＯ□
Ｉ！！２０をフォトエッチにより形成した後全面に、レ
ジスト膜を２〜３μ塗布後、エッチバックすると、すべ
ての溝部に、レジスト２１が、残り、このレジストと、
グミ−５ｉ Ｏｚ膜をマスクにして、ＰｏＩＹＳｉ膜を
エッチバックすると溝内にＰｏＩＹＳｉが残留する。こ
れを熱酸化することにより、溝内に５ｉｎｓ膜２２が形
成される。その後、Ｓ ｉｉＮ ａ ／ Ｓ Ｉ Ｏｚ
膜ヲエッチンクし、洗浄後、ゲート酸化膜２５を形成す
る。さらにゲート電極２６を形成し、後は１通常工程に
よりプロセスを完成させる。
〔発明が解決しようとする課題１
しかし従来方法によるトレンチ素子分離は溝の大小によ
り、ポリシリコンエッチハックの時に、大きな溝部は、
ポリシリコンがなくなる為、グミ−３ｉＯ−マスク形成
を行わなくてはならず、工程が非常に長い、又、溝中を
埋める時、ポリシリコン面がスムースでないので、クビ
レ２３や５１３Ｎ ４／ Ｓ ｉ Ｏｚ ｌｌＩべりに
よる、段差２４が、形成されてしまう、この為ポリシリ
コン電極２６をエツチングにより形成する時、この段差
やクビレ部にポリシリコンが残留しゲート電極間で、シ
ュートが生じるという欠点があった。
り、ポリシリコンエッチハックの時に、大きな溝部は、
ポリシリコンがなくなる為、グミ−３ｉＯ−マスク形成
を行わなくてはならず、工程が非常に長い、又、溝中を
埋める時、ポリシリコン面がスムースでないので、クビ
レ２３や５１３Ｎ ４／ Ｓ ｉ Ｏｚ ｌｌＩべりに
よる、段差２４が、形成されてしまう、この為ポリシリ
コン電極２６をエツチングにより形成する時、この段差
やクビレ部にポリシリコンが残留しゲート電極間で、シ
ュートが生じるという欠点があった。
本発明は、従来方法に見られたこのような欠点を一掃し
１合理的で、クビレや段差のない、トレンチ素子分離層
を持った半導体装置を提供するちのである。
１合理的で、クビレや段差のない、トレンチ素子分離層
を持った半導体装置を提供するちのである。
〔課題を解決する為の手段）
本発明は１分離用溝をエツチングした後、溝側壁部のみ
に、絶縁膜を形成し、該溝中に、金属膜を選択的に成長
させた後、該金属を酸化、あるいは、窒化させて、分離
層を平坦にしがも、合理的に形成するちのである。
に、絶縁膜を形成し、該溝中に、金属膜を選択的に成長
させた後、該金属を酸化、あるいは、窒化させて、分離
層を平坦にしがも、合理的に形成するちのである。
［実 施 例］
１、第１．２．３図は１本発明によるトレンチ分離方法
を示したもので、第１図が完成図である。
を示したもので、第１図が完成図である。
Ｎ基板（１）中にＰＷｅ Ｉ２１２ （２）とＮＷｅ
Ａ １２（３）を形成後、溝をＳ ｉ Ｏａ膜１４をマ
スクにして、ＲＩＥで形成する０次にＳ ｉ Ｏｘ Ｂ
を、全面にデポ後ＲＩＥでエッチバックすることにより
、溝側壁部のみＳｉｎ、膜４が残り、溝底部は、５ｉｆ
ｔが除かれＳｉが露出する０次に、該Ｓｉｎ、をマスク
として、トリイリブチルアルミニウム（Ｃ，Ｈ，）、Ａ
Ｌガスを、出発体とするＣＶＤ法により、Ｓｉ単結晶上
の溝内に、ＡＬ膜をエピタキシャル成長させる。トリイ
リブチルアルミニウムは、Ａｒでバブリングしてウェハ
ー面ニ供給シ、１００〜２５０’Ｃに加熱すると、１μ
／ｍｉｎの成長速度で、溝中に、均質に単結晶エビ層（
１６）が得られた。ＰＷｅｌｌ中のＰストッパーは、溝
形成後Ｓ ｉ Ｏｚ膜をデポした後。
Ａ １２（３）を形成後、溝をＳ ｉ Ｏａ膜１４をマ
スクにして、ＲＩＥで形成する０次にＳ ｉ Ｏｘ Ｂ
を、全面にデポ後ＲＩＥでエッチバックすることにより
、溝側壁部のみＳｉｎ、膜４が残り、溝底部は、５ｉｆ
ｔが除かれＳｉが露出する０次に、該Ｓｉｎ、をマスク
として、トリイリブチルアルミニウム（Ｃ，Ｈ，）、Ａ
Ｌガスを、出発体とするＣＶＤ法により、Ｓｉ単結晶上
の溝内に、ＡＬ膜をエピタキシャル成長させる。トリイ
リブチルアルミニウムは、Ａｒでバブリングしてウェハ
ー面ニ供給シ、１００〜２５０’Ｃに加熱すると、１μ
／ｍｉｎの成長速度で、溝中に、均質に単結晶エビ層（
１６）が得られた。ＰＷｅｌｌ中のＰストッパーは、溝
形成後Ｓ ｉ Ｏｚ膜をデポした後。
１／２で形成した。ＡＬの結晶性をよくする為には、１
０５０℃以上のランプアニールをすると、改善される。
０５０℃以上のランプアニールをすると、改善される。
ＡＬの選択成長後、酸素を含んだガス中で酸化し、ＡＬ
、０３膜６を形成する。その後、１４と４のＳ ｉＯ＊
ＩＩＩをエツチングしゲート酸化膜７、ゲート電極８
、低濃度Ｎ型不純物拡散層９、サイドウオール膜１０、
高濃度Ｎ型不純物拡散ｔａｌｌを形成し第２フイールド
１１１１２中にコンタクト孔をもうけ、ＡＬ系配［１３
を形成し。
、０３膜６を形成する。その後、１４と４のＳ ｉＯ＊
ＩＩＩをエツチングしゲート酸化膜７、ゲート電極８
、低濃度Ｎ型不純物拡散層９、サイドウオール膜１０、
高濃度Ｎ型不純物拡散ｔａｌｌを形成し第２フイールド
１１１１２中にコンタクト孔をもうけ、ＡＬ系配［１３
を形成し。
Ｔｒを完成させる。
〔発明の効果）
本発明は従来の如く、溝の狭い広いにかかわらず、すべ
ての溝中に均質で平坦性な、選択金属酸化膜が得られる
為、工程が非常にシンプルで、短縮されると同時に、従
来のトレンチ素子分離にみられた、モホロジーの悪さ、
や段差が生じない為、素子分離の信頼性と歩回りを向上
させることができるものである。
ての溝中に均質で平坦性な、選択金属酸化膜が得られる
為、工程が非常にシンプルで、短縮されると同時に、従
来のトレンチ素子分離にみられた、モホロジーの悪さ、
や段差が生じない為、素子分離の信頼性と歩回りを向上
させることができるものである。
又１本実施例では、ＡＬだけについて述べたが、ＡＬ中
にＳｉや、Ｂ、Ｐ、Ａｓ等の不純物元素を含むことら可
能で、それらの不純物をＳｉ中に拡散することらできる
。又それにより工程をさらに短縮することも可能である
。
にＳｉや、Ｂ、Ｐ、Ａｓ等の不純物元素を含むことら可
能で、それらの不純物をＳｉ中に拡散することらできる
。又それにより工程をさらに短縮することも可能である
。
又、ＡＬの場合、完全に酸化させる１部下方に、金属と
して残すことらできる。さらに、ＡＬ以外の金属、Ｗ、
ＭＯ，Ｔｉ、Ｚｒ、Ｃｏ等ち形成でき、酸化物の他、窒
化物においても、同様の効果が得られる６のである。
して残すことらできる。さらに、ＡＬ以外の金属、Ｗ、
ＭＯ，Ｔｉ、Ｚｒ、Ｃｏ等ち形成でき、酸化物の他、窒
化物においても、同様の効果が得られる６のである。
第１図、第２図及び第３図は本発明の実施例を示す半導
体装置の断面図、第４図、及び第５図は従来の半導体装
置を示す図。 Ｎ基板 Ｐ Ｗ ｅ １２ （Ｉ ＮＷｅββ 絶縁膜 Ｐストッパー 金属酸化膜 ７・・・ゲート膜 ８・・・ゲート電極 ９・・・Ｎ型低濃度拡敢層 ｌＯ・・・サイドウオール膜 １１・・・Ｎ型高濃度拡散層 １２・・・第２フイールド膜 １３・・・配線層 １４・・・酸化膜 １５・・・Ｓｉ面 １６・・・金属膜 １７・・・Ｓｉ溝 １ Ｂ ・・・５ｉｓＮ４／ Ｓ ｉ Ｏｘ膜１９・・
・ポリシリコン ２０・ ・ ・ダミーＳ ｉ Ｏｘ膿 ２１・・・レジスト ２２・・・Ｓ ｉ Ｏａ Ｍ！ ２３・・・クビレ ２４・・・段差 ２５・ ・ ・ゲート膜 ２６・・・ゲート電極 ２７ ・ ・ゲート電極残り 以 上
体装置の断面図、第４図、及び第５図は従来の半導体装
置を示す図。 Ｎ基板 Ｐ Ｗ ｅ １２ （Ｉ ＮＷｅββ 絶縁膜 Ｐストッパー 金属酸化膜 ７・・・ゲート膜 ８・・・ゲート電極 ９・・・Ｎ型低濃度拡敢層 ｌＯ・・・サイドウオール膜 １１・・・Ｎ型高濃度拡散層 １２・・・第２フイールド膜 １３・・・配線層 １４・・・酸化膜 １５・・・Ｓｉ面 １６・・・金属膜 １７・・・Ｓｉ溝 １ Ｂ ・・・５ｉｓＮ４／ Ｓ ｉ Ｏｘ膜１９・・
・ポリシリコン ２０・ ・ ・ダミーＳ ｉ Ｏｘ膿 ２１・・・レジスト ２２・・・Ｓ ｉ Ｏａ Ｍ！ ２３・・・クビレ ２４・・・段差 ２５・ ・ ・ゲート膜 ２６・・・ゲート電極 ２７ ・ ・ゲート電極残り 以 上
Claims (2)
- （１）半導体装置のトレンチ素子分離に於て、該溝中に
埋め込まれる分離層は、少なくとも、金属酸化物層ある
いは金属窒化物層を含んでいることを特徴とする半導体
装置。 - （２）前記金属酸化膜中には、不純物拡散元素を含んで
いることを特徴とした請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171423A JPH0335544A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171423A JPH0335544A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335544A true JPH0335544A (ja) | 1991-02-15 |
Family
ID=15922857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171423A Pending JPH0335544A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023141316A (ja) * | 2022-03-23 | 2023-10-05 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
-
1989
- 1989-07-03 JP JP1171423A patent/JPH0335544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023141316A (ja) * | 2022-03-23 | 2023-10-05 | キオクシア株式会社 | 半導体装置及び半導体記憶装置 |
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