JPS6376352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6376352A JPS6376352A JP22127786A JP22127786A JPS6376352A JP S6376352 A JPS6376352 A JP S6376352A JP 22127786 A JP22127786 A JP 22127786A JP 22127786 A JP22127786 A JP 22127786A JP S6376352 A JPS6376352 A JP S6376352A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［概要］
Ｕ１分離による素子分離帯の形成法であって、Ｕ溝内部
を含む全面に有機シリコンをソースとし、酸素をキャリ
アガスとした気相成長法によって、酸化シリコンを被着
し、熱処理する。
を含む全面に有機シリコンをソースとし、酸素をキャリ
アガスとした気相成長法によって、酸化シリコンを被着
し、熱処理する。
そうすると、Ｕ溝内を絶縁体で埋没した素子分離帯が形
成されて、半導体装置の高品質化に役立つ。
成されて、半導体装置の高品質化に役立つ。
［産業上の利用分野］
本発明はＩＣなど、半導体装置の製造方法に係り、特に
半導体素子を分離するための溝分離法（トレンチ分離法
）に関する。
半導体素子を分離するための溝分離法（トレンチ分離法
）に関する。
半導体装置の製造方法においては、半導体装置の品質を
更に向上させるための形成方法が絶えず検討されており
、本発明はそのうちの溝分離プロセスに関する改良提案
である。
更に向上させるための形成方法が絶えず検討されており
、本発明はそのうちの溝分離プロセスに関する改良提案
である。
［従来の技術］
さて、ＩＣでは、半導体基板上に多数の半導体素子（セ
ル）を設けており、これらの半導体素子を電気的に分離
するための、素子分離帯が形成されている。且つ、この
ような素子分離帯には種々の方法が提案されているが、
現在まで、特に著名な素子分離方法はバイポーラＩＣに
適用されている溝分離法（トレンチ分離法）で、別名を
ｌ０Ｐ（Ｉｓｏｌａｔｉｏｎ ｗｉｔｈ ０ｘｉｄｅ
ａｎｄ Ｐｏ１ｙｓｉｌｉｃｏｎ）法とも呼ばれている
ものである。
ル）を設けており、これらの半導体素子を電気的に分離
するための、素子分離帯が形成されている。且つ、この
ような素子分離帯には種々の方法が提案されているが、
現在まで、特に著名な素子分離方法はバイポーラＩＣに
適用されている溝分離法（トレンチ分離法）で、別名を
ｌ０Ｐ（Ｉｓｏｌａｔｉｏｎ ｗｉｔｈ ０ｘｉｄｅ
ａｎｄ Ｐｏ１ｙｓｉｌｉｃｏｎ）法とも呼ばれている
ものである。
それは、溝内に酸化シリコン膜（Ｓｉ０２膜）を介して
多結晶半導体膜を埋没させ、その上に酸化シリコン膜を
被覆する方法で、初期には基板の結晶方位を利用して、
ウェットエツチングによりＶ形の溝を形成する所謂■溝
分離帯の形成方法であった。しかし、近年、ドライエツ
チング法の発展と共に、また、高集積化の要請によって
、ドライエツチングでＵ形の溝を形成する所謂Ｕ：ａ分
離帯の形成方法が汎用されている。それは、Ｕ形溝がＶ
′ａより微細化に適しているためである。
多結晶半導体膜を埋没させ、その上に酸化シリコン膜を
被覆する方法で、初期には基板の結晶方位を利用して、
ウェットエツチングによりＶ形の溝を形成する所謂■溝
分離帯の形成方法であった。しかし、近年、ドライエツ
チング法の発展と共に、また、高集積化の要請によって
、ドライエツチングでＵ形の溝を形成する所謂Ｕ：ａ分
離帯の形成方法が汎用されている。それは、Ｕ形溝がＶ
′ａより微細化に適しているためである。
第３図（ａ）〜（ｄｌは従来のＩＯＰ法によるＵ溝分離
帯の形成方法の工程順断面図を示しており、まず、同図
（ａ）に示すように、シリコン基板１上に膜厚１０００
人のＳｉＯ□膜２を介して、膜厚２０００人の窒化シリ
コン膜（Ｓｉ３Ｎ４膜）３を形成し、Ｕ溝形成領域のみ
のシリコン基板１を露出させる。ここに、ＳｉＯ２膜２
は基板にストレスを与えないための緩衝層で、直接Ｓｉ
３Ｎ４膜をシリコン基板に被着させるとストレスが生じ
、基板が損傷されるからである。
帯の形成方法の工程順断面図を示しており、まず、同図
（ａ）に示すように、シリコン基板１上に膜厚１０００
人のＳｉＯ□膜２を介して、膜厚２０００人の窒化シリ
コン膜（Ｓｉ３Ｎ４膜）３を形成し、Ｕ溝形成領域のみ
のシリコン基板１を露出させる。ここに、ＳｉＯ２膜２
は基板にストレスを与えないための緩衝層で、直接Ｓｉ
３Ｎ４膜をシリコン基板に被着させるとストレスが生じ
、基板が損傷されるからである。
次いで、第３図（ｂ）に示すように、塩素系ガスによる
リアクティブイオンエツチング（ＲＩ Ｅ）法を用いて
幅１μｍ、深さ３〜５μｍの？ＩＩ４を形成する。
リアクティブイオンエツチング（ＲＩ Ｅ）法を用いて
幅１μｍ、深さ３〜５μｍの？ＩＩ４を形成する。
次いで、第３図（Ｃ１に示すように、Ｓｉ３Ｎ４膜３を
除去した後、約１０００℃の高温度で熱処理して溝４の
内部に５ｉ０２膜（膜厚３０００人）５を生成し、更に
、減圧気相成長（減圧ＣＶＤ）法によって、溝内部を含
む表面に厚い多結晶シリコン膜６を被着させて、溝４の
内部を埋没させる。
除去した後、約１０００℃の高温度で熱処理して溝４の
内部に５ｉ０２膜（膜厚３０００人）５を生成し、更に
、減圧気相成長（減圧ＣＶＤ）法によって、溝内部を含
む表面に厚い多結晶シリコン膜６を被着させて、溝４の
内部を埋没させる。
次いで、第３図（ｄ）に示すように、表面の多結晶シリ
コン膜６を５ｉ０２膜５までエツチングまたは研磨して
平坦化し、更に、溝表面の多結晶シリコン膜を熱酸化し
て、５ｉ０２膜７を生成し、かくして、溝分離の素子分
離帯を完成する。
コン膜６を５ｉ０２膜５までエツチングまたは研磨して
平坦化し、更に、溝表面の多結晶シリコン膜を熱酸化し
て、５ｉ０２膜７を生成し、かくして、溝分離の素子分
離帯を完成する。
［発明が解決しようとする問題点］
ところが、このようなＩＯＰ法によるＵ溝分離帯の形成
方法において、溝表面の多結晶シリコン膜を熱酸化して
Ｓｉ○２膜７を生成する（キャンピング酸化と云う）と
、５ｉ０２膜の生成によって体積が膨張して溝周囲にス
トレスを与え、結晶欠陥を誘発することが判ってきた。
方法において、溝表面の多結晶シリコン膜を熱酸化して
Ｓｉ○２膜７を生成する（キャンピング酸化と云う）と
、５ｉ０２膜の生成によって体積が膨張して溝周囲にス
トレスを与え、結晶欠陥を誘発することが判ってきた。
これは、ＩＣが微細化されてきたために、素子特性への
影響が次第に顕著に現れてきたものと考えられるが、特
に、不純物を高濃度に拡散した基板接地領域をＵ溝周囲
に設けたり、又、ｐｎｐ型トランジスタの高濃度ｐ影領
域をＵ溝に近接して設けたりした時、その領域の結晶欠
陥は著しく増加する。この結晶欠陥の増加は素子特性の
劣化、例えば、リーク電流の増大をきたす悪影響がある
。
影響が次第に顕著に現れてきたものと考えられるが、特
に、不純物を高濃度に拡散した基板接地領域をＵ溝周囲
に設けたり、又、ｐｎｐ型トランジスタの高濃度ｐ影領
域をＵ溝に近接して設けたりした時、その領域の結晶欠
陥は著しく増加する。この結晶欠陥の増加は素子特性の
劣化、例えば、リーク電流の増大をきたす悪影響がある
。
そのため、Ｕ溝の内部に多結晶シリコン膜６以外のもの
、例えば、５ｉ０２膜を埋没させることが望ましいが、
従来の減圧ＣＶＤ法によって５ｉ０２膜やＰＳＧ膜（燐
シリケート膜）のような絶縁体を被着すると、これらの
絶縁体膜のカバーレイジ（被覆性）は十分でなくて、Ｕ
溝内部を十分に埋没させることができず、空洞ができる
。しかも、現在は、ＩＣの微細化によってアスペクト比
（横縦比）が大きくなって、溝幅１μｍに対し深さは４
上１μｍ程度になっているから、従来の減圧ＣＶＤ法、
例えば、モノシランガスを酸化して被着する方法では、
５ｉ０２系の膜をＵ溝内に埋没させることには無理があ
る。
、例えば、５ｉ０２膜を埋没させることが望ましいが、
従来の減圧ＣＶＤ法によって５ｉ０２膜やＰＳＧ膜（燐
シリケート膜）のような絶縁体を被着すると、これらの
絶縁体膜のカバーレイジ（被覆性）は十分でなくて、Ｕ
溝内部を十分に埋没させることができず、空洞ができる
。しかも、現在は、ＩＣの微細化によってアスペクト比
（横縦比）が大きくなって、溝幅１μｍに対し深さは４
上１μｍ程度になっているから、従来の減圧ＣＶＤ法、
例えば、モノシランガスを酸化して被着する方法では、
５ｉ０２系の膜をＵ溝内に埋没させることには無理があ
る。
本発明は、このような問題点を解消させて、Ｕ溝の内部
に絶縁体を埋没させるＵ溝分離による素子分離帯の形成
方法を提案するものである。
に絶縁体を埋没させるＵ溝分離による素子分離帯の形成
方法を提案するものである。
［問題点を解決するための手段］
その目的は、半導体基板にＵ溝を形成し、該Ｕ溝内部を
含む全面に、有機シリコンをソースとし、酸素をキャリ
アガスとした気相成長法によって、酸化シリコンを被着
し、次いで、熱処理する工程が含まれる半導体装置の製
造方法によって達成される。
含む全面に、有機シリコンをソースとし、酸素をキャリ
アガスとした気相成長法によって、酸化シリコンを被着
し、次いで、熱処理する工程が含まれる半導体装置の製
造方法によって達成される。
［作用］
即ち、本発明は、有機シリコンをソースとし、酸素をキ
ャリアガスとした気相成長法によって、Ｕ溝内部を５ｉ
０２膜で埋没して、その後、熱処理する。
ャリアガスとした気相成長法によって、Ｕ溝内部を５ｉ
０２膜で埋没して、その後、熱処理する。
そうすると、Ｕ溝内を５ｉ０２膜で埋没した素子分離帯
が形成されて、このようなＵ溝からなる素子分離帯は周
囲にストレスを与えない。
が形成されて、このようなＵ溝からなる素子分離帯は周
囲にストレスを与えない。
［実施例コ
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｄｌは本発明にがかるＵ溝分離の形成
方法の工程順断面図を示している。まず、同図（ａ）に
示すように、シリコン基板１上に５ｉ０２膜２ （膜厚
１０００人）を介して、５ｉＨＩＮ４膜３（膜厚２００
０人）を形成し、Ｕ溝形成領域のみにシリコン基板１を
露出させる。次いで、同図（ｂ）に示すように、塩素系
ガスによるＲＩＥ法を用いて幅１μｍ、深さ３〜５μｍ
の溝４をエツチング形成する。
方法の工程順断面図を示している。まず、同図（ａ）に
示すように、シリコン基板１上に５ｉ０２膜２ （膜厚
１０００人）を介して、５ｉＨＩＮ４膜３（膜厚２００
０人）を形成し、Ｕ溝形成領域のみにシリコン基板１を
露出させる。次いで、同図（ｂ）に示すように、塩素系
ガスによるＲＩＥ法を用いて幅１μｍ、深さ３〜５μｍ
の溝４をエツチング形成する。
次いで、第１図（Ｃ）に示すように、熱燐酸溶液にてＳ
ｉ３Ｎ４膜３をエツチング除去した後、９００〜１００
０℃の高温度で熱処理して溝４の内部に５ｉ０２膜（膜
厚３０００人）５を生成し、次に減圧ＣＶＤ法によって
、溝内部を含む表面に膜厚１〜２μｍの厚い５ｉ０２膜
１６を被着して、溝４の内部を埋没させる。このＳｉＯ
□膜１６は、溝４内部では溝の側面から横方向に成長す
るから、溝中央部骨に接合面、あるいは、僅かな空洞が
できる状態で埋没される。
ｉ３Ｎ４膜３をエツチング除去した後、９００〜１００
０℃の高温度で熱処理して溝４の内部に５ｉ０２膜（膜
厚３０００人）５を生成し、次に減圧ＣＶＤ法によって
、溝内部を含む表面に膜厚１〜２μｍの厚い５ｉ０２膜
１６を被着して、溝４の内部を埋没させる。このＳｉＯ
□膜１６は、溝４内部では溝の側面から横方向に成長す
るから、溝中央部骨に接合面、あるいは、僅かな空洞が
できる状態で埋没される。
第２図は本発明にかかる減圧ＣＶＤ法をおこなうＣＶＤ
装置の概要図を示しており、１０は反応室。
装置の概要図を示しており、１０は反応室。
１１はシリコン基板、 １２．１３は反応液容器、１４
は酸素ガス流入口、１５は排気口である。このような装
置を用いて、シリコン基板１１を６００〜７００℃に加
熱しておき、一方、酸素ガスをキャリアガスとして反応
液容器１２に流入し、容器１２に保持した有機シリコン
液２０をバブルさせて、反応室１０に有機シリコンを運
び込み、排気口１５から真空排気しながら反応室１０内
の減圧度をＩ Ｔｏｒｒ程度にして、シリコン基板１１
面で有機シリコンを熱分解し、酸素（０２）と反応させ
てＳｔ○２膜１６全１６する。有機シリコンには、例え
ば、テトラエチルオルソシリケート （Ｔｅｔｒａ ｔ
！ｔｈｙｌ ０ｒｔｈｏ ５ｉｌｉｃａｔｅ ； Ｔ
Ｅ ＯＳ； （Ｃ２Ｈ５０） ４ Ｓｉ）を用いる。
は酸素ガス流入口、１５は排気口である。このような装
置を用いて、シリコン基板１１を６００〜７００℃に加
熱しておき、一方、酸素ガスをキャリアガスとして反応
液容器１２に流入し、容器１２に保持した有機シリコン
液２０をバブルさせて、反応室１０に有機シリコンを運
び込み、排気口１５から真空排気しながら反応室１０内
の減圧度をＩ Ｔｏｒｒ程度にして、シリコン基板１１
面で有機シリコンを熱分解し、酸素（０２）と反応させ
てＳｔ○２膜１６全１６する。有機シリコンには、例え
ば、テトラエチルオルソシリケート （Ｔｅｔｒａ ｔ
！ｔｈｙｌ ０ｒｔｈｏ ５ｉｌｉｃａｔｅ ； Ｔ
Ｅ ＯＳ； （Ｃ２Ｈ５０） ４ Ｓｉ）を用いる。
このような有機シリコンを分解ガスとした減圧ＣＶＤ法
による成長５ｉ０２膜１６は、そのカバーレイジは極め
て良くなるために、Ｕ溝内はほぼ十分に５ｉ０２膜１６
で埋没される。
による成長５ｉ０２膜１６は、そのカバーレイジは極め
て良くなるために、Ｕ溝内はほぼ十分に５ｉ０２膜１６
で埋没される。
更に、第２図のＣＶＤ装置を用いた減圧ＣＶＤ法におい
て、他方の反応液容器１３に酸素ガスを流入し、容器１
３に保持した有機燐酸液３０をバブルさせて、反応室１
０に同時に燐酸を運び込んでも良い。
て、他方の反応液容器１３に酸素ガスを流入し、容器１
３に保持した有機燐酸液３０をバブルさせて、反応室１
０に同時に燐酸を運び込んでも良い。
その時は、ＰＳＧ膜が成長するが、その時、この有機燐
酸には、トリエチルホスフェイト（Ｔｒｉ Ｅｔｈｙｌ
Ｐｈｏｓｐｈａｔｅ ）などを用いる。
酸には、トリエチルホスフェイト（Ｔｒｉ Ｅｔｈｙｌ
Ｐｈｏｓｐｈａｔｅ ）などを用いる。
しかるのち、第１図（ｄ）に示すように、ドライ窒素ガ
ス雰囲気中で９００℃、３０分間熱処理した後、表面の
５ｉ０２膜１６を５ｉ０２膜２まで研磨、または、エツ
チングして平坦化する。この熱処理は埋没した５ｉ０２
膜１６を安定にするためで、接合面を消失させることが
できる。なお、燐を含有させてＰＳＧ膜とした場合は、
熱処理によってメルトさせることができるので、Ｕ溝内
の充填に特に有効である。また、研磨には、酸性弗化ア
ンモニウムによるケミカルポリッシュ、また、エツチン
グには、弗素系反応ガスによる全面ＲＩＥが適当である
。
ス雰囲気中で９００℃、３０分間熱処理した後、表面の
５ｉ０２膜１６を５ｉ０２膜２まで研磨、または、エツ
チングして平坦化する。この熱処理は埋没した５ｉ０２
膜１６を安定にするためで、接合面を消失させることが
できる。なお、燐を含有させてＰＳＧ膜とした場合は、
熱処理によってメルトさせることができるので、Ｕ溝内
の充填に特に有効である。また、研磨には、酸性弗化ア
ンモニウムによるケミカルポリッシュ、また、エツチン
グには、弗素系反応ガスによる全面ＲＩＥが適当である
。
さて、上記のような形成方法を用いれば、第３図で説明
した従来のＩＯＰ法に比べて、キャッピング酸化の必要
がないため、Ｕ溝周囲に結晶欠陥が発生せず、しかも、
Ｕ溝内部を十分に５ｉ０２膜で埋没させることができる
。従って、ＩＯＰ法による結晶欠陥誘発の悪影響が除去
されて、ＩＣが高品質化される。
した従来のＩＯＰ法に比べて、キャッピング酸化の必要
がないため、Ｕ溝周囲に結晶欠陥が発生せず、しかも、
Ｕ溝内部を十分に５ｉ０２膜で埋没させることができる
。従って、ＩＯＰ法による結晶欠陥誘発の悪影響が除去
されて、ＩＣが高品質化される。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ば高集積化ＩＣの品質を大きく向上することができる。
ば高集積化ＩＣの品質を大きく向上することができる。
第１図（ａ）〜（ｄ）は本発明にかかる溝分離の形成方
法の工程順断面図 第２図は本発明に関係ある減圧ＣＶ Ｄ Ｗ置、第３図
（ａ）〜（ｄ）は従来の溝分離の形成方法の工程順断面
図である。 図において、 １はシリコン基板、 ２，５は５ｉ０２膜、３はＳｉ
３Ｎ４膜、 ４はＵ溝、 ６は多結晶シリコン膜、１６は成長５ｉ０２膜、２０は
有機シリ’：Ｉ７ （ＴＥ０１）、３０は有機燐酸 を示している。 本ン明にか５ろ形１９ケ法つ」メ呈ノ１１β断面図第
１ 図 ’を木ｆ） 形＆６３４ノー、Ｑ −二Ｅ二−ノｒＬ
／＋ｌＪ ｔプ’ｒｉｂ第 ３ 図
法の工程順断面図 第２図は本発明に関係ある減圧ＣＶ Ｄ Ｗ置、第３図
（ａ）〜（ｄ）は従来の溝分離の形成方法の工程順断面
図である。 図において、 １はシリコン基板、 ２，５は５ｉ０２膜、３はＳｉ
３Ｎ４膜、 ４はＵ溝、 ６は多結晶シリコン膜、１６は成長５ｉ０２膜、２０は
有機シリ’：Ｉ７ （ＴＥ０１）、３０は有機燐酸 を示している。 本ン明にか５ろ形１９ケ法つ」メ呈ノ１１β断面図第
１ 図 ’を木ｆ） 形＆６３４ノー、Ｑ −二Ｅ二−ノｒＬ
／＋ｌＪ ｔプ’ｒｉｂ第 ３ 図
Claims (1)
- 半導体装置におけるＵ溝素子分離帯の形成方法であつて
、半導体基板にＵ溝を形成し該Ｕ溝内部を含む全面に有
機シリコンをソースとし、酸素をキャリアガスとした気
相成長法によつて、酸化シリコンを被着し、次いで、熱
処理する工程が含まれてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221277A JPH07105437B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221277A JPH07105437B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376352A true JPS6376352A (ja) | 1988-04-06 |
| JPH07105437B2 JPH07105437B2 (ja) | 1995-11-13 |
Family
ID=16764255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221277A Expired - Fee Related JPH07105437B2 (ja) | 1986-09-18 | 1986-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105437B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994756A (en) * | 1995-11-21 | 1999-11-30 | Kabushiki Kaisha Toshiba | Substrate having shallow trench isolation |
| US6919260B1 (en) | 1995-11-21 | 2005-07-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate having shallow trench isolation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114333A (en) * | 1980-02-13 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS61133623A (ja) * | 1984-11-29 | 1986-06-20 | アメリカン テレフオン アンド テレグラフ カムパニー | 分離溝側壁への注入方法 |
-
1986
- 1986-09-18 JP JP61221277A patent/JPH07105437B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56114333A (en) * | 1980-02-13 | 1981-09-08 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS61133623A (ja) * | 1984-11-29 | 1986-06-20 | アメリカン テレフオン アンド テレグラフ カムパニー | 分離溝側壁への注入方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994756A (en) * | 1995-11-21 | 1999-11-30 | Kabushiki Kaisha Toshiba | Substrate having shallow trench isolation |
| US6919260B1 (en) | 1995-11-21 | 2005-07-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate having shallow trench isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105437B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |