JPH0336307B2 - - Google Patents
Info
- Publication number
- JPH0336307B2 JPH0336307B2 JP59016166A JP1616684A JPH0336307B2 JP H0336307 B2 JPH0336307 B2 JP H0336307B2 JP 59016166 A JP59016166 A JP 59016166A JP 1616684 A JP1616684 A JP 1616684A JP H0336307 B2 JPH0336307 B2 JP H0336307B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- single crystal
- silicon film
- spinel
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコン基板上に単結晶電極、単
結晶絶縁膜および単結晶シリコン膜を順次積層し
て半導体立体回路素子を形成する半導体立体回路
素子の製造方法に関する。
結晶絶縁膜および単結晶シリコン膜を順次積層し
て半導体立体回路素子を形成する半導体立体回路
素子の製造方法に関する。
一般に、半導体薄膜、電極・配線用薄膜および
絶縁用薄膜を交互に積層して立体的な回路素子を
形成し、回路の高密度化、高集積化を図ることが
行なわれているが、特性の優れた半導体立体回路
素子を得るために、従来より、前記素子を構成す
る各材料を単結晶状態のまま積層することが試み
られている。
絶縁用薄膜を交互に積層して立体的な回路素子を
形成し、回路の高密度化、高集積化を図ることが
行なわれているが、特性の優れた半導体立体回路
素子を得るために、従来より、前記素子を構成す
る各材料を単結晶状態のまま積層することが試み
られている。
たとえば、MOSトランジスタを製造する場合、
第１図に示すように、シリコン基板１上に開口２
を有するシリコン酸化膜からなる拡散マスク３を
形成し、基板１の開口２に露出する部分に不純物
を拡散してソース領域４、ドレイン領域５を形成
し、マスク３を除去したのち、第２図に示すよう
に、基板１上にゲート絶縁膜である単結晶スピネ
ル膜６を形成し、さらに第３図に示すように、
CVD法によりスピネル膜６上に該スピネル膜６
の選択エツチング用のシリコン酸化膜７を形成す
る。
第１図に示すように、シリコン基板１上に開口２
を有するシリコン酸化膜からなる拡散マスク３を
形成し、基板１の開口２に露出する部分に不純物
を拡散してソース領域４、ドレイン領域５を形成
し、マスク３を除去したのち、第２図に示すよう
に、基板１上にゲート絶縁膜である単結晶スピネ
ル膜６を形成し、さらに第３図に示すように、
CVD法によりスピネル膜６上に該スピネル膜６
の選択エツチング用のシリコン酸化膜７を形成す
る。
そして第４図に示すように、フオトエツチング
等によりシリコン酸化膜７にコンタクトホール８
の一部を形成したのち、シリコン酸化膜７をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160〜200℃に加熱してスピネル膜６をエツチ
ングし、シリコン酸化膜７およびスピネル膜６に
コンタクトホール８を形成し、シリコン酸化膜７
を除去したのち、第５図に示すように、スピネル
膜６上およびコンタクトホール８内に電極・配線
用薄膜である単結晶シリコン薄膜９を形成すると
ともに、シリコン薄膜９に不純物を高濃度に導入
してレーザアニールを施こし、シリコン薄膜９を
低抵抗化し、第６図に示すように、低抵抗化した
シリコン薄膜９を所定形状に選択エツチングして
電極配線パターンを形成するとともに、この上面
に層間絶縁膜として単結晶スピネル膜を積層し、
さらにその上面に次の能動層用の単結晶シリコン
膜を積層し、以上前記の各工程を繰り返して半導
体立体回路素子を製造する。
等によりシリコン酸化膜７にコンタクトホール８
の一部を形成したのち、シリコン酸化膜７をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160〜200℃に加熱してスピネル膜６をエツチ
ングし、シリコン酸化膜７およびスピネル膜６に
コンタクトホール８を形成し、シリコン酸化膜７
を除去したのち、第５図に示すように、スピネル
膜６上およびコンタクトホール８内に電極・配線
用薄膜である単結晶シリコン薄膜９を形成すると
ともに、シリコン薄膜９に不純物を高濃度に導入
してレーザアニールを施こし、シリコン薄膜９を
低抵抗化し、第６図に示すように、低抵抗化した
シリコン薄膜９を所定形状に選択エツチングして
電極配線パターンを形成するとともに、この上面
に層間絶縁膜として単結晶スピネル膜を積層し、
さらにその上面に次の能動層用の単結晶シリコン
膜を積層し、以上前記の各工程を繰り返して半導
体立体回路素子を製造する。
ところで、前記各工程によりMOSトランジス
タを製造する際、ソース領域４、ドレイン領域５
と電極配線パターン用のシリコン薄膜９とを電気
的に接続するために、コンタクトホール８を形成
しているが、シリコン酸化膜７をエツチング用の
マスクとし、硫酸−燐酸系のエツチヤントを用い
てスピネル膜６をエツチングすることによりコン
タクトホール８を形成すると、エツチングが等方
的に行なわれるため、サイドエツチングが大きく
なりコンタクトホール８が予め定められた形状よ
りも大きくなつてしまい、パターン幅が部分的に
非常に狭くなり、微細な電極配線パターンを形成
することができなくなるという欠点がある。
タを製造する際、ソース領域４、ドレイン領域５
と電極配線パターン用のシリコン薄膜９とを電気
的に接続するために、コンタクトホール８を形成
しているが、シリコン酸化膜７をエツチング用の
マスクとし、硫酸−燐酸系のエツチヤントを用い
てスピネル膜６をエツチングすることによりコン
タクトホール８を形成すると、エツチングが等方
的に行なわれるため、サイドエツチングが大きく
なりコンタクトホール８が予め定められた形状よ
りも大きくなつてしまい、パターン幅が部分的に
非常に狭くなり、微細な電極配線パターンを形成
することができなくなるという欠点がある。
そこで硫酸−燐酸系のエツチヤントによるエツ
チングに代わり、シリコン酸化膜のエツチングに
適用される反応性イオンエツチングなどのドライ
エツチング法により、スピネル膜６にコンタクト
ホール８を形成することが考えられるが、スピネ
ル膜６に対しては通常のドライエツチング法を適
用することができず、実用化が不可能である。
チングに代わり、シリコン酸化膜のエツチングに
適用される反応性イオンエツチングなどのドライ
エツチング法により、スピネル膜６にコンタクト
ホール８を形成することが考えられるが、スピネ
ル膜６に対しては通常のドライエツチング法を適
用することができず、実用化が不可能である。
この発明は、前記の点に留意してなされたもの
であり、単結晶電極である単結晶シリコン膜を異
方性エツチングにより所定形状に加工したのち、
前記所定形状のシリコン膜を被覆して単結晶スピ
ネル膜を形成し、前記シリコン膜が露出するまで
前記スピネル膜を研磨するようにし、従来のよう
な単結晶スピネル膜のエツチング工程を省略し、
パターン幅が部分的に狭くなることを防止し、微
細な電極配線パターンを形成できるようにするこ
とを目的とする。
であり、単結晶電極である単結晶シリコン膜を異
方性エツチングにより所定形状に加工したのち、
前記所定形状のシリコン膜を被覆して単結晶スピ
ネル膜を形成し、前記シリコン膜が露出するまで
前記スピネル膜を研磨するようにし、従来のよう
な単結晶スピネル膜のエツチング工程を省略し、
パターン幅が部分的に狭くなることを防止し、微
細な電極配線パターンを形成できるようにするこ
とを目的とする。
この発明は、シリコン基板上に、単結晶電極、
単結晶絶縁膜および単結晶シリコン膜を順次積層
して形成する半導体立体回路素子の製造方法にお
いて、前記単結晶電極として単結晶シリコン膜を
形成する工程と、異方性エツチングにより前記シ
リコン膜を所定形状に加工する工程と、前記単結
晶絶縁膜として単結晶スピネル膜を、前記所定形
状のシリコン膜を被覆して形成する工程と、前記
スピネル膜を研磨して前記シリコン膜を露出させ
る工程と、露出した前記シリコン膜および前記ス
ピネル膜上に電極配線パターン用の単結晶シリコ
ン膜を形成する工程とを含むことを特徴とする半
導体立体回路素子の製造方法である。
単結晶絶縁膜および単結晶シリコン膜を順次積層
して形成する半導体立体回路素子の製造方法にお
いて、前記単結晶電極として単結晶シリコン膜を
形成する工程と、異方性エツチングにより前記シ
リコン膜を所定形状に加工する工程と、前記単結
晶絶縁膜として単結晶スピネル膜を、前記所定形
状のシリコン膜を被覆して形成する工程と、前記
スピネル膜を研磨して前記シリコン膜を露出させ
る工程と、露出した前記シリコン膜および前記ス
ピネル膜上に電極配線パターン用の単結晶シリコ
ン膜を形成する工程とを含むことを特徴とする半
導体立体回路素子の製造方法である。
したがつて、この発明の半導体立体回路素子の
製造方法によると、単結晶電極である単結晶シリ
コン膜を異方性エツチングにより所定形状に加工
したのち、単結晶スピネル膜を形成し、所定形状
の前記シリコン膜が露出するまで前記スピネル膜
を研磨し、露出した前記シリコン膜および前記ス
ピネル膜上に電極配線パターン用の単結晶シリコ
ン膜を形成するようにしたことにより、従来のよ
うな単結晶スピネル膜のエツチング工程を省略
し、サイドエツチングの発生を抑制してパターン
幅が部分的に狭くなることを防止でき、微細な電
極配線パターンを形成することが可能となり、半
導体立体回路素子の歩留の向上を図ることができ
る。
製造方法によると、単結晶電極である単結晶シリ
コン膜を異方性エツチングにより所定形状に加工
したのち、単結晶スピネル膜を形成し、所定形状
の前記シリコン膜が露出するまで前記スピネル膜
を研磨し、露出した前記シリコン膜および前記ス
ピネル膜上に電極配線パターン用の単結晶シリコ
ン膜を形成するようにしたことにより、従来のよ
うな単結晶スピネル膜のエツチング工程を省略
し、サイドエツチングの発生を抑制してパターン
幅が部分的に狭くなることを防止でき、微細な電
極配線パターンを形成することが可能となり、半
導体立体回路素子の歩留の向上を図ることができ
る。
つぎに、この発明を、この１実施例を示す第７
図以上の図面とともに詳細に説明する。
図以上の図面とともに詳細に説明する。
いま、MOSトランジスタを製造する場合、第
７図に示すように、前記した第１図の場合と同様
にしてシリコン基板１上にソース領域４、ドレイ
ン領域５を形成したのち、第８図に示すように、
拡散マスク３上および該マスク３の開口２内にイ
オン化蒸着等により厚さ0.3μmの単結晶シリコン
膜１０を単結晶電極として形成し、シリコン膜１
０にイオン注入法等により不純物を高濃度に導入
してレーザアニールを施こし、シリコン膜１０を
低抵抗化する。
７図に示すように、前記した第１図の場合と同様
にしてシリコン基板１上にソース領域４、ドレイ
ン領域５を形成したのち、第８図に示すように、
拡散マスク３上および該マスク３の開口２内にイ
オン化蒸着等により厚さ0.3μmの単結晶シリコン
膜１０を単結晶電極として形成し、シリコン膜１
０にイオン注入法等により不純物を高濃度に導入
してレーザアニールを施こし、シリコン膜１０を
低抵抗化する。
つぎに、第９図に示すように、ドライエツチン
グ法等による異方性エツチングにより、低抵抗化
したシリコン膜１０を所定形状に加工し、第１０
図に示すように、拡散マスク３を除去したのち、
CVD法により単結晶絶縁膜として単結晶スピネ
ル膜１１を、所定形状のシリコン膜１０を被膜し
て形成するとともに、第１１図に示すように、ス
ピネル膜１１を酸化シリコン系の研磨材により研
磨してシリコン膜１０を露出させ、イオン化蒸着
法等により露出したシリコン膜１０およびスピネ
ル膜１１上に電極配線パターン用の単結晶シリコ
ン膜１２を形成したのち、シリコン膜１２を低抵
抗化し、第１２図に示すように、低抵抗化したシ
リコン膜１２を選択エツチングして所定形状の電
極配線パターンを形成するとともに、この電極配
線パターン上に層間絶縁膜として単結晶スピネル
膜を積層するとともに、さらにその上面に次の能
動層用の単結晶シリコン膜を積層し、以下前記の
各工程を繰り返して半導体立体回路素子である
MOSトランジスタを製造する。
グ法等による異方性エツチングにより、低抵抗化
したシリコン膜１０を所定形状に加工し、第１０
図に示すように、拡散マスク３を除去したのち、
CVD法により単結晶絶縁膜として単結晶スピネ
ル膜１１を、所定形状のシリコン膜１０を被膜し
て形成するとともに、第１１図に示すように、ス
ピネル膜１１を酸化シリコン系の研磨材により研
磨してシリコン膜１０を露出させ、イオン化蒸着
法等により露出したシリコン膜１０およびスピネ
ル膜１１上に電極配線パターン用の単結晶シリコ
ン膜１２を形成したのち、シリコン膜１２を低抵
抗化し、第１２図に示すように、低抵抗化したシ
リコン膜１２を選択エツチングして所定形状の電
極配線パターンを形成するとともに、この電極配
線パターン上に層間絶縁膜として単結晶スピネル
膜を積層するとともに、さらにその上面に次の能
動層用の単結晶シリコン膜を積層し、以下前記の
各工程を繰り返して半導体立体回路素子である
MOSトランジスタを製造する。
したがつて、前記実施例によると、シリコン膜
１０を異方性エツチングにより所定形状に加工し
たのち、所定形状のシリコン膜１０を被覆してス
ピネル膜１１を形成し、シリコン膜１０が露出す
るまでスピネル膜１１を研磨するようにしたた
め、従来のような単結晶スピネル膜のエツチング
工程を省略し、サイドエツチングの発生を抑制し
てパターン幅が部分的に狭くなることを防止で
き、微細な電極配線パターンを形成することが可
能となり、半導体立体回路素子の歩留の向上を図
ることができる。
１０を異方性エツチングにより所定形状に加工し
たのち、所定形状のシリコン膜１０を被覆してス
ピネル膜１１を形成し、シリコン膜１０が露出す
るまでスピネル膜１１を研磨するようにしたた
め、従来のような単結晶スピネル膜のエツチング
工程を省略し、サイドエツチングの発生を抑制し
てパターン幅が部分的に狭くなることを防止で
き、微細な電極配線パターンを形成することが可
能となり、半導体立体回路素子の歩留の向上を図
ることができる。
第１図ないし第６図はそれぞれ従来の半導体立
体回路素子の製造過程を示す断面図、第７図ない
し第１２図はこの発明の半導体立体回路素子の製
造方法の１実施例を示し、それぞれ製造過程を示
す断面図である。 １……シリコン基板、１０……単結晶シリコン
膜、１１……単結晶スピネル膜、１２……単結晶
シリコン膜。
体回路素子の製造過程を示す断面図、第７図ない
し第１２図はこの発明の半導体立体回路素子の製
造方法の１実施例を示し、それぞれ製造過程を示
す断面図である。 １……シリコン基板、１０……単結晶シリコン
膜、１１……単結晶スピネル膜、１２……単結晶
シリコン膜。
Claims (1)
- １ 能動素子を有するシリコン基板上に、単結晶
電極、単結晶絶縁膜および単結晶シリコン膜を順
次積層して形成する半導体立体回路素子の製造方
法において、前記能動素子に電気的に連なつた単
結晶電極としての単結晶シリコン膜を形成する工
程と、異方性エツチングにより前記単結晶シリコ
ン膜を所定形状に加工する工程と、前記単結晶絶
縁膜として単結晶スピネル膜を、前記所定形状の
単結晶シリコン膜を被覆して形成する工程と、前
記単結晶スピネル膜を表面から研摩して前記単結
晶シリコン膜表面を露出させる工程と、露出した
前記単結晶シリコン膜表面および前記単結晶スピ
ネル膜上に前記能動素子に電気的に連なつた電極
配線パターン用の単結晶シリコン膜を形成する工
程とを含むことを特徴とする半導体立体回路素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016166A JPS60161652A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016166A JPS60161652A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161652A JPS60161652A (ja) | 1985-08-23 |
| JPH0336307B2 true JPH0336307B2 (ja) | 1991-05-31 |
Family
ID=11908919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59016166A Granted JPS60161652A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161652A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5820141B2 (ja) * | 1976-09-20 | 1983-04-21 | 富士通株式会社 | 半導体装置 |
-
1984
- 1984-02-02 JP JP59016166A patent/JPS60161652A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161652A (ja) | 1985-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |