JPH0336629A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、マイクロプロセッサ等の内部シーケンス制御
にマイクロ命令を使用する情報処理装置に係り、特にＶ
ＬＳＩにおいて使用されるマイクロプログラムのサブル
ーチン分岐機能を有するマイクロ制御装置に関し、 スタックが２個の場合にハードウェア量を低減し、制御
および構造が簡単で処理速度を向上させる情報処理装置
を提供することを目的とし、２個のスタックと、前記ス
タックを特定するスタックポインタと、を備えた情報処
理装置において、前記スタックポインタは、前記スタッ
クの書込信号または読出信号に応じて反転する１ビット
のレジスタを有し、前記書込信号または読出信号および
前記レジスタの値により書込指示信号または読出指示信
号を出力する指示信号出力手段を備えて構成する。

〔産業上の利用分野〕

本発明は、マイクロプロセッサ等の内部シーケンス制御
にマイクロ命令を使用する情報処理装置に係り、特にｖ
ｔ、ｓｔに使用されるマイクロプログラムのサブルーチ
ン分岐機能を有するマイクロ制御装置に関する。

マイクロ制御装置においては、あるルーチン処理を実行
中にサブルーチン処理に分岐する場合、サブルーチン処
理終了後に元のルーチン処理に戻るためのアドレスデー
タ（以下、戻りアドレスデータと呼ぶ。）を記憶するた
めのレジスタが必要となる。このようなサブルーチン分
岐処理において、分岐が階層構造（ネスト構造）を持つ
場合は戻りアドレスデータを保持するためのスタック構
造の複数のレジスタ（以下、スタックと呼ぶ。）と、ス
タックを特定すうため、のスタックポインタが設けられ
ている。

一般にスタックポインタは、ポインタの示す値とスタッ
クが１対１に対応する必要があるため、ネスト構造がｎ
構造ならば、スタックポインタの値はｎ＋１を示す必要
がある。

〔従来の技術〕

スタックポインタではサブルーチン分岐命令があると、
ポインタを１加算（または減算）シ、マイクロ制御装置
は当該ポインタに相当するスタックに戻りアドレスデー
タの書込みを行う。また、戻り命令があるとポインタを
１減算（または加算）し、マイクロ制御装置は当該ポイ
ンタに相当するスタックの戻りアドレスデータの読出し
を行う。

一方、ＶＬＳＩ等ではハードウェア規模の制限からスタ
ックの個数に限度がありスタックが２個で構成される場
合が多い。そこで、以下においてはスタックが２個の場
合について述べる。

第９図にスタックが２個の場合におけるスタックの使用
状態の説明図を示す。以下、各スタックを第１スタツク
および第２スタツクと呼び、スタックポインタは２ビッ
トのカウンタレジスタで構成されているものとする。

スタックポインタの値が００”の場合にはスタックは使
用されておらず、メインルーチンの処理を行っているこ
とを示している。スタックポインタの値が“０１“の場
合には、第１スタツクが使用されており、サブルーチン
処理（以下、第１サブルーチン処理と呼ぶ。）を行って
いることを示している。スタックポインタの値が“１０
″の場合には、第２スタツクも使用されており、第１サ
ブルーチン処理においてさらにサブルーチン処理（以下
、第２サブルーチン処理と呼ぶ。）を行っていることを
示している。

〔発明が解決しようとする課題〕

上記従来の情報処理装置においては、スタックポインタ
をカウンタレジスタで構成した場合、スタックが２個の
場合でも２ビットのカウンタレジスタが必要であり、ハ
ード乞エア量が増加し、制御および構造が複雑化すると
ともに、処理速度が低下するという問題点があった。

上記課題に鑑み、本発明は、スタックが２個の場合にハ
ードウェア量を低減し、制御および構造が簡単で処理速
度を向上させる情報処理装置を提供することを目的とす
る。

〔課題を解決するための手段〕

ネスト構造が２構造の場合、すなわちスタックが２個の
場合にのみ着目すると、２つのスタックのうち一方が選
択されていないならば、一義的に他方のスタックが選択
されていることが決まる。

これによりスタックポインタの値は２つの値を示せれば
良いこととなる。

そこで、第１図の原理説明図に示すように、本発明は２
個のスタック２Ａ、２Ｂと、前記スタックを特定するス
タックポインタ３と、を備えた情報処理装置１において
、スタックポインタ３は、前記スタックの書込信号また
は読出信号に応じて反転する１ビットのレジスタ４を有
し、前記書込信号または前記読出信号、およびレジスタ
４の値にまり書込指示信号または読出指示信号を出力す
る指示信号出力手段５を備えて構成した。

〔作用〕

本発明は以上のように構成したので、指示信号出力手段
５はスタックの書込信号または読出信号および１ビット
のレジスタの値との組み合わせにより、容易にスタック
を特定することができるとともに、当該スタックについ
ての書込指示信号または読出指示信号を出力することが
できる。

〔実施例〕

本発明の実施例について第１図乃至第８図を参照して詳
細に説明する。

第１図に示すように、情報処理装置１は第ニスタック２
Ａおよび第２スタツク２Ｂの２個のスタックと、スタッ
クを特定し当該スタックの読出または書込を指示するス
タックポインタ３と、を備えて構成されている。

スタックポインタ３は読出信号または書込信号の入力に
より反転する１ビットのレジスタ４と、読出信号または
書込信号およびレジスタ４の出力信号に基づいてスタッ
クを特定し当該スタックの読出または書込を指示する指
示信号を出力する指示信号出力手段５と、を備えて構成
されている。

情報処理装置１にスタックの読出し信号または書込信号
が人力されると、指示信号出力手段５はレジスタおよび
人力された信号の組み合わせにより、スタックを特定し
当該スタックの読出または書込を指示する指示信号６を
出力する。これにより当該スタックに戻りアドレスデー
タが書込まれ、または当該スタックより戻りアドレスデ
ータが読出されることになる、 第２図に本発明を描画処理装置に適用した場合のブロッ
ク図を示す。

描画処理装置７は、システム全体の制御を行うホストＣ
ＰＵ８と、システム全体の制御用データ等を格納するシ
ステムメモリ９と、描画処理の制御を行う描画処理プロ
セッサＩＯと、グラフィックデータを格納するグラフィ
ックメモリ１１と、グラフィックデータに基づいて表示
を行う表示装置１２と、システム制御用データのやり取
りを行うホストバス１３と、グラフィックデータのやり
取りを行うグラフィックバス１４と、を備えている。

描画処理プロセッサ１０はホストバス１３とのデータの
やり取りのインターフェース動作を行うホストバスイン
ターフェース部１５と、グラフィックデータの演算等を
行う描画演算部１６と、グラフィックバス１４とのデー
タのやり取りのインターフェース動作を行うグラフィッ
クバスインターフェース部１７と、を備えている。

描画演算部１６は第３図に示すように、制御信号により
描画演算部１６全体の制御を行うマイクロ制御部４０と
、加算器４１、乗算器４２、シフタ４３等の演算蓋群と
、ワーク用のレジスタ４４と、内部でデータのやりとり
を行う内部バス４５と、を備えて構成されている。

ここで、描画処理装置７の動作について説明する。

ホストＣＰＵ８は、システムメモリ９のデータ等に基づ
いて描画コマンドおよびパラメータをホストバス１３お
よびホストバスインタフェース部１５を介して、描画演
算部１６に出力する。描画演算部１６はコマンドを解析
し、パラメータに基づいて円などの描画アドレスを発生
し、グラフィックパスインターフェース部１７およびグ
ラフィックバス１４を介して、グラフィックメモリ１に
出力する。さらに表示装置１２は、グラフィックメモリ
１１のデータに基づいて表示を行う。

描画演算部１６のマイクロ制御部４０は第４図に示すよ
うに、ホストＣＰＵ８等からのコマンドよりマイクロ命
令の開始アドレスを発生するコマンドデコーダ１８と、
後述する分岐制御回路２０の出力信号に基づいて次に処
理すべきマイクロ命令の読出アドレスを選択するセレク
タ１９と、後述するマイクロ命令レジスタのコードに基
づいて分岐制御を行う分岐制御回路２０と、セレクタ１
９により選択されたアドレスデータを格納するアドレス
レジスタ２１と、アドレスレジスタ２１内のアドレスデ
ータに対応するマイクロ命令を格納したマイクロＲＯＭ
２２と、マイクロＲＯＭ２２より読出したマイクロ命令
を格納するマイクロ命令レジスタ２３と、アドレスをイ
ンクリメントするためのインクリメンタ２４と、スタッ
クポインタを有し戻りアドレスをスタックするスタック
回路２５と、を備えている。

マイクロ制御部４０では、コマンドデコーダ１８により
ホストＣＰＵ８等より与えられたコマンドを解析して、
マイクロ命令の開始アドレスを発生し、セレクタ１９に
出力する。セレクタ１９は、コマンドデコーダ１８の出
力、インクリメンタ２４の出力、スタック回路２５の出
力、またはマイクロ命令レジスタ２３の分岐アドレスお
よび分岐制御回路２０の出力より、次のマイクロ命令の
読出アドレスを選択し、アドレスレジスタ２１に出力す
る。このとき、インクリメンタ２４はアドレスレジスタ
の値に１を加算して出力する。マイクロＲＯＭ２２はア
ドレスレジスタ２１の出力に基づいてマイクロ命令を読
出し、マイクロ命令レジスタ２３に出力する。マイクロ
命令レジスタ２３に格納されたデータは各演算器の制御
信号として出力される。

一方、スタック回路２５は、マイクロ命令でサブルーチ
ン分岐命令が実行されると、戻りアドレスとしてインク
リメンタ２４の出力を取り込む。

また、スタック回路２５はマイクロ命令で戻り命令が実
行されると、戻りアドレスをセレクタ１９に出力する。

第５図にスタック回路２５内のスタックポインタのブロ
ック図を示す。

スタックポインタ２６内に書込信号または読出信号が入
力されると、ＯＲ回路２７は書込信号と読出信号の論理
和をとり、遅延回路２８に出力する。遅延回路２８はス
タックの書込処理または読出処理が終了後にＴフリップ
フロラプ回路２９にＯＲ回路２７の出力信号を出力する
。Ｔフリップフロラプ回路２９は遅延回路２８の出力信
号が出力されるごとに出力を反転し、第１　ＡＮＤ回路
３０の一方の入力端子、第２ＡＮＤ回路３１の一方の入
力端子およびインバータ３２の入力端子に出力信号を出
力する。インバータ３２の出力信号は第３ＡＮＤ回路３
３の一方の入力端子および第４ＡＮＤ回路３４の一方の
入力端子に入力される。さらに第ＬＡＮＤ回路３０の他
方の入力端子および第３ＡＮＤ回路３３の他方の入力端
子には書込信号が入力され、第２ＡＮＤ回路３１の他方
の入力端子および第４ＡＮＤ回路３４の他方の入力端子
には読出信号が入力される。この場合において、第１〜
第４ＡＮＤ回路回路はそれぞれ、第２スタツク書込指示
信号３５、第１スタツク読出指示信号３６、第１スタツ
ク書込指示信号３７、第２スタツク読出指示信号３８を
出力することになる。

第６図に描画演算部の動作状態説明図を示す。

例えば、Ｔフリップフロラプ回路２９の出力が“１“の
状態で、書込信号が“１”になると、第２スタツク２Ｂ
にアドレスデータが書込まれることになる。

第７図に描画演算部の処理状態説明図を示す。

ここで、コロン（：）の前の数字は、処理後のＴフリッ
プフロラプ回路２９の出力を示している。

例えば、初期状態で書込信号が入力されると、第１スタ
ツク２Ａにアドレスデータを書込み、Ｔフリップフロラ
プ回路２９の出力は１“になる。次に、この状態で、さ
らに書込信号が人力された場合には処理は反時計回りの
方へ進み、第２スタツク２Ｂにアドレスデータを書込み
、Ｔフリップフロラプ回路２９の出力は“０”になる。

また、読出信号が入力された場合には、処理は時計回り
の方へ進み、第１スタック２人のアドレスデータを読出
し、Ｔフリップフロラプ回路２９の出力は′Ｏ″になる
。

次に、第８図の描画演算部の処理タイミングチャートを
参照して動作の一例について説明する。

ここで、初期状態すなわちメインルーチン処理の開始状
態ではＴフリップフロラプ回路２９の出力は“０”で・
あり、書込信号も読出信号も入力されていないものとし
、第１サブルーチン処理で第２サブルーチン処理を行っ
た後、メインルーチン処理に戻る場合について説明する
。

まず、メインルーチン処理においてサブルーチン分岐命
令が実行されると、マイクロ制御装置は書込信号を“１
”にし、ＯＲ回路２７の出力は“１”になる。一方、Ｔ
フリップフロラプ回路２９の出力が“０”であるのでイ
ンノく一夕３２の出力は“１”となり、第３ＡＮＤ回路
３３の入力はいずれも“１”となり、第３ＡＮＤ回路３
３の出力は“■”になる。すなわち、第１スタ・ソク書
込信号が出力されるので、第１スタ・ツク２Ａに戻りア
ドレスが書き込まれ、処理を第１サブルーチンに移すこ
ととなる。

第１スタツク２Ａに戻りアドレスの書込み終了後、遅延
回路２８の出力は“■”になり、これによりＴフリップ
フロラプ回路２９の出力は反転し、“１”になる。さら
にこれに伴い、インノく一夕の出力は′０”になる。

次に、第１サブルーチンにおいてサブルーチン分岐命令
が実行されると、７４イクロ制御装置は書込信号を“１
”にし、ＯＲ回路２７の出力は“１”になる。一方、Ｔ
フリップフロラプ回路２９の出力がｌ”であるのでイン
バータ３２の出力は０”となり、第１ＡＮＤ回路３０の
入力はいずれも“ｌ“となり、第１ＡＮＤ回路３０の出
力は“１”になる。すなわち、第２スタツク書込指示信
号３５が出力されるので第２スタツク２Ｂに戻りアドレ
スが書き込まれ、処理を第２サブルーチンに移すことと
なる。

第２スタツク２Ｂに戻りアドレスの書込み終了後、遅延
回路２８の出力は“■”になり、これによりＴフリップ
フロラプ回路２９の出力は反転し、“Ｏ”になる。さら
にこれに伴い、インバータの出力は“■”になる。

その後、第２サブルーチンの処理が終了し、第２サブル
ーチンにおいて復帰命令が実行されると、マイクロ制御
装置は読出信号を“１”にし、ＯＲ回路２７の出力は“
１”になる。一方、Ｔフリップフロラプ回路の出力が“
０“であるのでインバータ３２の出力は“１ｎとなり、
第４ＡＮＤ回路３４の入力はいずれも“■”となり、第
４ＡＮＤ回路３４の出力は“１”になる。

すなわち、第２スタツク読出指示信号３８が出力される
ので、第２スタツク２Ｂより戻りアドレスが読出され、
処理を第１サブルーチンに移すこととなる。

第２スタツク２Ｂより戻りアドレスの読出し終了後、遅
延回路２８の出力は１″になり、これによりＴフリップ
フロラプ回路２９の出力は反転し、“１”になる。

さらにその後、第１サブルーチンの処理が終了し、第１
サブルーチン、において復帰命令が実行されると、マイ
クロ制御装置は読出信号を“ｌ″番こし、ＯＲ回路２７
の出力は１１になる。一方、Ｔフリップフロラプ回路２
９の出力が０”であるのでインバータ３２の出力は１″
となっており、第２ＡＮＤ回路３１の入力はいずれも“
１“となり、第２ＡＮＤ回路３１の出力は“１′になる
。すなわち、第１スタツク読出指示信号３６が出力され
るので、第１スタ・どり２Ａより戻りアドレスが読出さ
れ、処理をメインルーチン処理に移すこととなる。

第１スタツク２Ａより戻りアドレスの読出し終了後、遅
延回路２８の出力は“１”になり、これによりＴフリッ
プフロラプ回路２９の出力は反転し、′１“になる。さ
らにこれに伴い、インノ＜−タの出力は０”になる。

以上のように、メインルーチン処理、第１サブルーチン
処理、第２サブルーチン処理、第１サブルーチン処理、
メインルーチン処理の順番で処理が行われることになる
。

〔発明の効果〕

本発明は以上のように構成したので、２個のスタックを
特定するのに、１ビットのレジスタのみで行うことがで
き、ハードウェア量が低減し、制御および構造が簡単で
、処理速度を向上できるという効果を奏する。

【図面の簡単な説明】 第■図は本発明の原理説明図、 第２図は本発明に係る描画処理装置のブロック図、 第３図は本発明に係る描画演算部のブロック図、第４図
はマイクロ制御部のブロック図、第５図は本発明におけ
るスタックポインタのブロック図、 第６図は本発明における描画演算部の動作状態説明図、 第７図は本発明における描画演算部の処理状態説明図、 第８図は本発明における描画演算部の処理タイミングチ
ャート、 第９図は従来のスタック使用状態の説明図である。 １・・・情報処理装置 ２Ａ・・・第１スタツク ２Ｂ・・・第２スタツク ３・・・スタックポインタ ４・・・レジスタ ５・・・指示信号出力手段 ６・・・指示信号 ７・・・描画処理装置 ８・・・ホストＣＰＵ ９・・・システムメモリ １０・・・描画処理プロセッサ １１・・・グラフィックメモリ １２・・・表示装置 １３・・・ホストバス １４・・・グラフィックバス １５・・・ホストバスインターフェース部１６・・・描
７１画演算部 １７・・・グラフィックバスインターフェース部１８・
・・コマンドデコーダ １９・・・セレクタ ２０・・・分岐制御回路 ２１・・・アドレスレジスタ ２２・・・マイクロＲＯＭ ２３・・・マイクロ命令レジスタ ２４・・・インクリメンタ ２５・・・スタック回路 ２６・・・スタックポインタ ２７・・・ＯＲ回路 ２８・・・遅延回路 ２９・・・Ｔフリツプフロツプ回路 ３０・・・第１ＡＮＤ回路 ３１・・・第２ＡＮＤ回路 ３２・・・インバータ ３３・・・第３ＡＮＤ回路 ３４・・・第１ＡＮＤ回路 ３５・・・第２スタツク書込指示信号 ３６・・・第１スタツク読出指示信号 ３７・・・第１スタツク書込指示信号 ３８・・・第２スタツク読出指示信号 ４０・・・マイクロ制御部 ４１・・・加算器 ４２・・・乗算器 ４３・・・シック ４４・・・レジスタ ４５・・・内部バス

Claims (1)

1. 【特許請求の範囲】 ２個のスタック（２Ａ、２Ｂ）と、前記スタックを特定
   するスタックポインタ（３）と、を備えた情報処理装置
   （１）において、 前記スタックポインタ（３）は、前記スタック（２Ａ、
   ２Ｂ）の書込信号または読出信号に応じて反転する１ビ
   ットのレジスタ（４）を有し、前記書込信号または読出
   信号および前記レジスタ（４）の値により書込指示信号
   または読出指示信号（６）を出力する指示信号出力手段
   （５）を備えて構成したことを特徴とする情報処理装置
   。