JPH0336650A - メモリ保護方式 - Google Patents
メモリ保護方式Info
- Publication number
- JPH0336650A JPH0336650A JP1169819A JP16981989A JPH0336650A JP H0336650 A JPH0336650 A JP H0336650A JP 1169819 A JP1169819 A JP 1169819A JP 16981989 A JP16981989 A JP 16981989A JP H0336650 A JPH0336650 A JP H0336650A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- buffer
- key
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力装置からメモリへのデータ転送において
、該データ転送バッファがプログラム誤りにより破壊さ
れることを防止するものである。
、該データ転送バッファがプログラム誤りにより破壊さ
れることを防止するものである。
従来の方式は特開昭６２−１９１９５０号公報に記載の
ように、メモリ内に記憶されている任意のデータをＤＭ
Ａコントローラのアクセスから保護するものである。
ように、メモリ内に記憶されている任意のデータをＤＭ
Ａコントローラのアクセスから保護するものである。
ＣＰＵの介入なしで、システムバスを利用して入出力装
置とメモリ間で直接にデータの転送を行うデータ転送方
式では、入出力装置からメモリへのデータ転送中に、並
列して走行しているプログラムにより、既に転送液のデ
ータが破壊された場合でも、その原因がプログラム誤り
によるものか、データ転送動作異常によるものかの判断
が困難である。前記特開昭６２−１９１９５０号公報の
方式では、ＤＭＡ動作異常に対する特定メモリ領域の保
護は可能であるが、プログラム誤りによる。
置とメモリ間で直接にデータの転送を行うデータ転送方
式では、入出力装置からメモリへのデータ転送中に、並
列して走行しているプログラムにより、既に転送液のデ
ータが破壊された場合でも、その原因がプログラム誤り
によるものか、データ転送動作異常によるものかの判断
が困難である。前記特開昭６２−１９１９５０号公報の
方式では、ＤＭＡ動作異常に対する特定メモリ領域の保
護は可能であるが、プログラム誤りによる。
ＤＭＡ転送領域の破壊は検出できない。
本発明の目的は、データ転送中のプログラム誤りによる
転送データ破壊を防止することにある。
転送データ破壊を防止することにある。
上記目的は、メモリ上のデータ転送バッファに優先の保
護キーを設け、データ転送コントローラ以外からの書き
込み要求が発生した場合は、書き込みを禁止することに
より達成される。
護キーを設け、データ転送コントローラ以外からの書き
込み要求が発生した場合は、書き込みを禁止することに
より達成される。
一定のメモリ空間ごとに付与した保護キーには優先と非
優先のクラスがあり、書き込み要求時の書き込みキーと
、この保護キーとの照合により書き込み許可／禁止を決
定している０本発明ではメモリ上のデータ転送バッファ
に優先の保護キーを設け、データ転送コントローラから
のデータ書き込みの場合は優先書き込みキーを、一般の
プログラムからのデータ書き込みの場合は非優先書き込
みを行うことにより、プログラムの誤りによりデータ転
送バッファに書き込み要求が発生しても、書き込みキー
と保護キーの不一致により要求を禁止できる。
優先のクラスがあり、書き込み要求時の書き込みキーと
、この保護キーとの照合により書き込み許可／禁止を決
定している０本発明ではメモリ上のデータ転送バッファ
に優先の保護キーを設け、データ転送コントローラから
のデータ書き込みの場合は優先書き込みキーを、一般の
プログラムからのデータ書き込みの場合は非優先書き込
みを行うことにより、プログラムの誤りによりデータ転
送バッファに書き込み要求が発生しても、書き込みキー
と保護キーの不一致により要求を禁止できる。
以下、本発明の一実施例を第１図により説明する。第１
図は１本発明の実施例に係るＤＭＡ方式の構成を示す部
分ブロック図である。１はＣＰＵと同様なメモリを直接
アクセス可能なりＭＡコントローラであり、２はＤＭＡ
コントローラｌによってアクセスすることが可能な記憶
装置（メモリ）である、この記憶装置１（メモリ）２に
一定間隔ごとにメモリ保護キー３を設け、記憶装置（メ
モリ）ｌの初期設定時に通常バッファには′ｏ′データ
を、ＤＭＡにより書込むバッファには１１′データを書
込んでおく、４はバッファ回路であり内部アドレスバス
５およびＷＲＩＴＥ信号線６と外部アドレスバス７およ
び外部ＷＲＩＴＥ信号線８との接続を制御する機能を有
する。９はＲＥＡＤ信号線１３とアドレスバス１４によ
りデータバス１０に読出されたメモリ保護キーと、信号
線１１により出力されたメモリ書込みキーをＡ Ｎ ｌ
）回路１２により出力したイネーブル信号線であり、バ
ッファ回路４の人力制御信号となる。１３は割込回路で
あり、データバス１０のメモリ保護キーと信号線１１の
メモリ書込みキーのＮＡＮＤ回路１４とＡ Ｎ Ｄ Ｉ
Ｅｌｊ路１５の出力が入力される。
図は１本発明の実施例に係るＤＭＡ方式の構成を示す部
分ブロック図である。１はＣＰＵと同様なメモリを直接
アクセス可能なりＭＡコントローラであり、２はＤＭＡ
コントローラｌによってアクセスすることが可能な記憶
装置（メモリ）である、この記憶装置１（メモリ）２に
一定間隔ごとにメモリ保護キー３を設け、記憶装置（メ
モリ）ｌの初期設定時に通常バッファには′ｏ′データ
を、ＤＭＡにより書込むバッファには１１′データを書
込んでおく、４はバッファ回路であり内部アドレスバス
５およびＷＲＩＴＥ信号線６と外部アドレスバス７およ
び外部ＷＲＩＴＥ信号線８との接続を制御する機能を有
する。９はＲＥＡＤ信号線１３とアドレスバス１４によ
りデータバス１０に読出されたメモリ保護キーと、信号
線１１により出力されたメモリ書込みキーをＡ Ｎ ｌ
）回路１２により出力したイネーブル信号線であり、バ
ッファ回路４の人力制御信号となる。１３は割込回路で
あり、データバス１０のメモリ保護キーと信号線１１の
メモリ書込みキーのＮＡＮＤ回路１４とＡ Ｎ Ｄ Ｉ
Ｅｌｊ路１５の出力が入力される。
次に第１図を参照しながら、本発明の実施例回路の動作
について説明する。ＤＭＡ転送要求が発生すると、まず
ＤＭＡコントローラ１がら記憶装置ｉ！（メモリ）２ヘ
メモリ保護キー３をアクセスするためＲＥＡＤ信号線１
３とアドレスバス１４にそれぞれＲＥＡＤ信号とアドレ
ス信号が送出され。
について説明する。ＤＭＡ転送要求が発生すると、まず
ＤＭＡコントローラ１がら記憶装置ｉ！（メモリ）２ヘ
メモリ保護キー３をアクセスするためＲＥＡＤ信号線１
３とアドレスバス１４にそれぞれＲＥＡＤ信号とアドレ
ス信号が送出され。
その結果としてデータバス１０にメモリ保護キーが出力
される。またＩ）ＭＡコントローラ１は同時にアドレス
バス５にデータ書込みバッファのアドレス信号、ＷＲＩ
ＴＥ信号線６にＷＲＩＴＥ信号。
される。またＩ）ＭＡコントローラ１は同時にアドレス
バス５にデータ書込みバッファのアドレス信号、ＷＲＩ
ＴＥ信号線６にＷＲＩＴＥ信号。
および信号線１１にメモリ書込みキーを出力する。
ＡＮＤ回路１２はデータバス１０のメモリ保護キーと信
号線１１のメモリ書込みキーを入力し。
号線１１のメモリ書込みキーを入力し。
ＡＮＤ結果がハイレベル（１）となった場合はバッファ
回路４にイネーブル信号線９を介してイネーブル信号を
出力することによりバッファ回路４を開かせ、アドレス
バス５およびＷＲＩＴＥ信号線６は外部アドレスバス７
および外部ＷＲＩＴＦ。
回路４にイネーブル信号線９を介してイネーブル信号を
出力することによりバッファ回路４を開かせ、アドレス
バス５およびＷＲＩＴＥ信号線６は外部アドレスバス７
および外部ＷＲＩＴＦ。
信号線８に接続され記憶装置！（メモリ）２をアクセス
できる。一方、ＤＭＡコントローラ１から記憶装ｆ！（
メモリ）２の通常バッファへデータを書込もうとした場
合は、ＡＮＤ回路１２に入力されたデータバス１０のメ
モリ保護キーと信号線１１のメモリ書込みキーの出力結
果がローレベル（０）となり、バッファ回路４にイネー
ブル信号線９を介してイネーブル信号が出力されない、
このためバッファ回路４が開かれずＤＭＡコントローラ
１は記憶装ｆ！（メモリ）２をアクセスすることができ
ない、また、このときデータバス１０のメモリ保護キー
と信号線１１のメモリ書込みキーをＮＡＮＤ回路１４と
ＡＮＤ回路１５に入力させることにより１割込回路１６
を介してＣＰＵへ割込信号を出力することができる。
できる。一方、ＤＭＡコントローラ１から記憶装ｆ！（
メモリ）２の通常バッファへデータを書込もうとした場
合は、ＡＮＤ回路１２に入力されたデータバス１０のメ
モリ保護キーと信号線１１のメモリ書込みキーの出力結
果がローレベル（０）となり、バッファ回路４にイネー
ブル信号線９を介してイネーブル信号が出力されない、
このためバッファ回路４が開かれずＤＭＡコントローラ
１は記憶装ｆ！（メモリ）２をアクセスすることができ
ない、また、このときデータバス１０のメモリ保護キー
と信号線１１のメモリ書込みキーをＮＡＮＤ回路１４と
ＡＮＤ回路１５に入力させることにより１割込回路１６
を介してＣＰＵへ割込信号を出力することができる。
以上１本実施例によれば、ＤＭＡ方式時のデータ書込み
バッファのアドレス指定誤りによる記憶装置！（メモリ
）上のデータ破壊を防止でき、かつ、割込み信号の情報
によりプログラム誤りの探索が容勧となる。
バッファのアドレス指定誤りによる記憶装置！（メモリ
）上のデータ破壊を防止でき、かつ、割込み信号の情報
によりプログラム誤りの探索が容勧となる。
以上のように本発明によれば、ＤＭＡ方式による入出力
装置からメモリへのデータ転送中にデータ転送バッファ
のデータ破壊が発生した場合、プログラム誤りによるも
のか、または、それ以外の要因によるものかの判別が一
目瞭然で行え、データ破壊要因の解析時間を大幅に短縮
することが可能となる。
装置からメモリへのデータ転送中にデータ転送バッファ
のデータ破壊が発生した場合、プログラム誤りによるも
のか、または、それ以外の要因によるものかの判別が一
目瞭然で行え、データ破壊要因の解析時間を大幅に短縮
することが可能となる。
第１図は本発明の一実施例を示すＤＭＡ方式を採用した
システム構成図である。 １・・・ＤＭＡコントローラ、２・・・メモリ、３・・
・メモリ保護キー、４・・バッファ回路、５，７・・・
アドレスバス、６，８，９，１０，１１．１３・・・デ
ータバス、１２．１５・・・ＡＮＤ回路、１４・・・Ｎ
ＡＮＤ回路、１６・・・割込み回路。
システム構成図である。 １・・・ＤＭＡコントローラ、２・・・メモリ、３・・
・メモリ保護キー、４・・バッファ回路、５，７・・・
アドレスバス、６，８，９，１０，１１．１３・・・デ
ータバス、１２．１５・・・ＡＮＤ回路、１４・・・Ｎ
ＡＮＤ回路、１６・・・割込み回路。
Claims (1)
- １、入出力装置からメモリへのデータ転送において、前
記メモリ上のデータ受信バッファに通常のメモリより優
先保護するメモリ保護キーを設けることにより、該デー
タ受信バッファの並列走行中プログラムでの破壊を防止
することを特徴とするメモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169819A JPH0336650A (ja) | 1989-07-03 | 1989-07-03 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169819A JPH0336650A (ja) | 1989-07-03 | 1989-07-03 | メモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336650A true JPH0336650A (ja) | 1991-02-18 |
Family
ID=15893488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169819A Pending JPH0336650A (ja) | 1989-07-03 | 1989-07-03 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397338B1 (ko) * | 1998-10-16 | 2005-05-24 | 엘지전자 주식회사 | 마더보드 실탈장시 초기값 안정을 위한 쓰기 방지 버퍼회로 |
-
1989
- 1989-07-03 JP JP1169819A patent/JPH0336650A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397338B1 (ko) * | 1998-10-16 | 2005-05-24 | 엘지전자 주식회사 | 마더보드 실탈장시 초기값 안정을 위한 쓰기 방지 버퍼회로 |
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