JPH0336666A - ベクトルプロセッサ - Google Patents
ベクトルプロセッサInfo
- Publication number
- JPH0336666A JPH0336666A JP17227189A JP17227189A JPH0336666A JP H0336666 A JPH0336666 A JP H0336666A JP 17227189 A JP17227189 A JP 17227189A JP 17227189 A JP17227189 A JP 17227189A JP H0336666 A JPH0336666 A JP H0336666A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- mode
- register
- capacity
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔）概要〕
ベクトルプロセッサのモデル毎に定められた容量のベク
トルレジスタを備えた、複数個のモデルを持つベクトル
プロセッサにおけるベクトルレジスタ容量指示方式に関
し、 従来の論理仕様との互換性を保ちつつ、モデル毎の広範
囲なベクトルレジスタ容量を指示できるようにすること
を目的とし、 複数ビットからなる第１の表示ビット（ＶＣ）を備えた
第１のベクトル制御レジスタ（ＶＣＲＯ）と、複数ビッ
トからなる第２の表示ビット（ＶＲＣ）を備えた第２の
ベクトル制御レジスタ（ＶＣＲＩ）とを設け、上記第１
の表示ビット （ＶＣ）が、予め、定められた特定の値
のとき、第２のモード（ＥＦモード）を指定し、上記特
定の値以外のときには、第１のモード（ＢＰモード）を
指定し、上記第１のモード（ＢＦ七ド）を指定されてい
るときには、上記第１の表示ビット（ＶＣ）の値に対応
して定められているベクトルレジスタの容量を指示し、
上記第２のモード（ＥＦモード）を指定されたときには
、上記第２のベクトル制御レジスタ（ＶＣＲＩ）が備え
ている上記第２の表示ビット（ＶＲＣ）の値に対応して
定められているベクトルレジスタの容量を指示するよう
に構成し、且つ、上記第１のベクトル制御レジスタ（Ｖ
ＣＲＯ）が備えている上記第１の表示ピッｌ−（ＶＣ）
は、ソフトウェアからの特定の命令によって、書き替え
ることで、上記第１のモード（ＯＦモード）、又は、上
記第２のモード（ＥＦモード）を指定するように構成す
る。
トルレジスタを備えた、複数個のモデルを持つベクトル
プロセッサにおけるベクトルレジスタ容量指示方式に関
し、 従来の論理仕様との互換性を保ちつつ、モデル毎の広範
囲なベクトルレジスタ容量を指示できるようにすること
を目的とし、 複数ビットからなる第１の表示ビット（ＶＣ）を備えた
第１のベクトル制御レジスタ（ＶＣＲＯ）と、複数ビッ
トからなる第２の表示ビット（ＶＲＣ）を備えた第２の
ベクトル制御レジスタ（ＶＣＲＩ）とを設け、上記第１
の表示ビット （ＶＣ）が、予め、定められた特定の値
のとき、第２のモード（ＥＦモード）を指定し、上記特
定の値以外のときには、第１のモード（ＢＰモード）を
指定し、上記第１のモード（ＢＦ七ド）を指定されてい
るときには、上記第１の表示ビット（ＶＣ）の値に対応
して定められているベクトルレジスタの容量を指示し、
上記第２のモード（ＥＦモード）を指定されたときには
、上記第２のベクトル制御レジスタ（ＶＣＲＩ）が備え
ている上記第２の表示ビット（ＶＲＣ）の値に対応して
定められているベクトルレジスタの容量を指示するよう
に構成し、且つ、上記第１のベクトル制御レジスタ（Ｖ
ＣＲＯ）が備えている上記第１の表示ピッｌ−（ＶＣ）
は、ソフトウェアからの特定の命令によって、書き替え
ることで、上記第１のモード（ＯＦモード）、又は、上
記第２のモード（ＥＦモード）を指定するように構成す
る。
本発明は、ベクトルプロセッサのモデル毎に定められた
容量のベクトルレジスタを備えた、複数個のモデルを持
つベクトルプロセッサにおけるベクトルレジスタ容量指
示方式に関する。
容量のベクトルレジスタを備えた、複数個のモデルを持
つベクトルプロセッサにおけるベクトルレジスタ容量指
示方式に関する。
ベクトルプロセッサでは、大量のデータを保持しておく
為に、ベクトルレジスタという大容量のレジスタを備え
ている。
為に、ベクトルレジスタという大容量のレジスタを備え
ている。
このベクトルレジスタの容量は、ベクトルプロセッサの
モデ／Ｍこよって異なり、ソフトウェア、例えば、アセ
ンブラ、コンパイラ、或いは、目的プログラムがベクト
ルレジスタを使用する場合、そのソフトウェアが実行さ
れるモデルのベクトルレジスタの容量を知る必要がある
。
モデ／Ｍこよって異なり、ソフトウェア、例えば、アセ
ンブラ、コンパイラ、或いは、目的プログラムがベクト
ルレジスタを使用する場合、そのソフトウェアが実行さ
れるモデルのベクトルレジスタの容量を知る必要がある
。
例えば、コンパイラ等の場合には、そのモデルのベクト
ルレジスタの容量によってコンパイルの仕方が異なるし
、どのようなａ種でも実行できるようにコンパイルされ
た目的プログラムでは、実際に、該プログラム中の特定
のベクトル命令で、該モデルのベクトル制御レジスタ（
ＶＣＲ）の特定ビット（ＶＣ）を参照して、そのモデル
の容量に合ったプログラムを選択して動作をする必要が
ある。
ルレジスタの容量によってコンパイルの仕方が異なるし
、どのようなａ種でも実行できるようにコンパイルされ
た目的プログラムでは、実際に、該プログラム中の特定
のベクトル命令で、該モデルのベクトル制御レジスタ（
ＶＣＲ）の特定ビット（ＶＣ）を参照して、そのモデル
の容量に合ったプログラムを選択して動作をする必要が
ある。
この為、ベクトルプロセッサにおいては、ベクトルユニ
ット（ＶＵ）内に設けられているベクトル制御レジスタ
（ＶＣＲ）の特定ビット（ＶＣ）で、該モデルのベクト
ルレジスタの容量を指示するようにしている。
ット（ＶＵ）内に設けられているベクトル制御レジスタ
（ＶＣＲ）の特定ビット（ＶＣ）で、該モデルのベクト
ルレジスタの容量を指示するようにしている。
上記ソフトウェアは、このベクトル制御レジスタ（ＶＣ
Ｒ）を、特定のベクトル命令で読み出すことにより、当
該モデルのベクトルレジスタの容量を知ることができる
。
Ｒ）を、特定のベクトル命令で読み出すことにより、当
該モデルのベクトルレジスタの容量を知ることができる
。
然して、最近のベクトルプロセッサに代表されるスーパ
ーコンピュータの普及に伴い、色々な分野で、該スーパ
ーコンピュータが使用されるようになってきたことから
、ベクトルデータ処理の処理量は、増）１０の一途を辿
っており、如何なるモデルにおいても、その処理能力を
低下させることができないことから、該ベクトルレジス
タ・の容量も該モデルによって多岐にわたることになる
。
ーコンピュータの普及に伴い、色々な分野で、該スーパ
ーコンピュータが使用されるようになってきたことから
、ベクトルデータ処理の処理量は、増）１０の一途を辿
っており、如何なるモデルにおいても、その処理能力を
低下させることができないことから、該ベクトルレジス
タ・の容量も該モデルによって多岐にわたることになる
。
従って、該ベクトルレジスタの容量指示は、広範囲な容
量を指示できることが必要とされる。
量を指示できることが必要とされる。
〔従来の技術と発明が解決しようとする課題］第２図は
従来のベクトルレジスタ容量指示方式を説明する図であ
り、（ａ）はベクトルユニット−（ｖＵ）を備えた計算
機システムの構成例を示し、（ｂ）はベクトル制御レジ
スタ（ＶＣＲ）の構成例を示している。
従来のベクトルレジスタ容量指示方式を説明する図であ
り、（ａ）はベクトルユニット−（ｖＵ）を備えた計算
機システムの構成例を示し、（ｂ）はベクトル制御レジ
スタ（ＶＣＲ）の構成例を示している。
先ず、主記憶装置（ＭＳＵ） ３からプログラムを構成
している各命令がスカラユニット（ＳＵ）ｌに読み出さ
れ、該スカラユニット（ＳＯ） １において、ベクトル
命令が検出されると、ベクトルユニット（ＶＵ）２に送
出される。
している各命令がスカラユニット（ＳＵ）ｌに読み出さ
れ、該スカラユニット（ＳＯ） １において、ベクトル
命令が検出されると、ベクトルユニット（ＶＵ）２に送
出される。
ベクトルユニット（ＶＵ）２においては、ベクトル命令
制御ユニット（νＩ） ２ａにおいて、例えば、ロドＶ
ＣＲ命令が認識されると、該命令制御ユニット（Ｖｌ）
２ａ内に設けられているベクトル制御レジスタ（ＶＣＲ
） ２１が読み出され、スカラユニット（ＳＵ）■の汎
用レジスタ（Ｇｌ？） １０にロードされる。
制御ユニット（νＩ） ２ａにおいて、例えば、ロドＶ
ＣＲ命令が認識されると、該命令制御ユニット（Ｖｌ）
２ａ内に設けられているベクトル制御レジスタ（ＶＣＲ
） ２１が読み出され、スカラユニット（ＳＵ）■の汎
用レジスタ（Ｇｌ？） １０にロードされる。
スカラユニット（ＳＯ） １では、該汎用レジスタ（Ｇ
Ｒ） １０にロードされたベクトルｆｔ１ｌｌ ’４卸
レジスタ（ＶＣＲ） ２１の表示ピッ１−（ＶＣ） ２
１０を参照することで、当該ベクトルユニット（ＶＵ）
２でのベクトルレジスタ（νＲ）の容量を認識するこ
とができる。
Ｒ） １０にロードされたベクトルｆｔ１ｌｌ ’４卸
レジスタ（ＶＣＲ） ２１の表示ピッ１−（ＶＣ） ２
１０を参照することで、当該ベクトルユニット（ＶＵ）
２でのベクトルレジスタ（νＲ）の容量を認識するこ
とができる。
本図（ｂ）は、上記ベクトル制御レジスタ（ＶＣｌｌ）
２１の表示ビット（ＶＣ） ２１０のビット値とベクト
ルレジスタの容量との関係を示している。
２１の表示ビット（ＶＣ） ２１０のビット値とベクト
ルレジスタの容量との関係を示している。
該表示ビット（ＶＣ） ２１０の値は、モデルによって
決まっており、ソフトウェアによって書き替えることが
できない。
決まっており、ソフトウェアによって書き替えることが
できない。
又、該表示ビット （ＶＣ） ２１０は、図示されてい
る如くに、２ビツトしかない為、最大４種のモデルのベ
クトルレジスタ容量しか表現できない。
る如くに、２ビツトしかない為、最大４種のモデルのベ
クトルレジスタ容量しか表現できない。
又、従来のベクトル制御レジスタ（ＶＣＲ） ２１の他
のビットは既に、他の目的の為に割当てられている為、
該表示ピント（ＶＣ） ２１０のビット数を拡張するこ
ともできない。
のビットは既に、他の目的の為に割当てられている為、
該表示ピント（ＶＣ） ２１０のビット数を拡張するこ
ともできない。
本発明は上記従来の欠点に鑑み、ベクトルプロセッサの
モデル毎に定められた容量のベクトルレジスタを備えた
、複数個のモデルを持つベクトルプロセッサにおいて、
モデル毎の広範囲なヘクトルレジスタ容量を指示できる
ようにすると共に、上記従来の論理仕様に従って作られ
たソフトウェアとも互換性を持ったベクトルレジスタ容
量指示方式を提供することを目的とするものである。
モデル毎に定められた容量のベクトルレジスタを備えた
、複数個のモデルを持つベクトルプロセッサにおいて、
モデル毎の広範囲なヘクトルレジスタ容量を指示できる
ようにすると共に、上記従来の論理仕様に従って作られ
たソフトウェアとも互換性を持ったベクトルレジスタ容
量指示方式を提供することを目的とするものである。
上記の問題点は下記の如くに構成されたベクトルレジス
タ容量指示方式によって解決される。
タ容量指示方式によって解決される。
（１）ベクトルプロセッサのモデル毎に定められた容量
のベクトルレジスタを備えた、複数個のモデルを持つベ
クトルプロセッサにおいて、複数ビットからなる第１の
表示ビット（ＶＣ）を備えた第１のベクトル制御レジス
タ（ＶＣＲＯ）と、複数ピントからなる第２の表示ビッ
ト（ＶＲＣ）を備えた第２のベクトル制御レジスタ（Ｖ
ＣＲＩ）とを設け、上記第１の表示ピント−（ＶＣ）が
、予め、定められた特定の値のとき、第２のモード（Ｅ
Ｆモード）を指定し、上記特定の値以外のときには、第
１のモード（８１’モード）を指定し、 上記第１のモード（ＢＰモード）が指定されているとき
には、上記第１の表示ビット（ＶＣ）の値に対応して定
められているベクトルレジスタの容量を指示し、 上記第２のモード（ＥＦモード）が指定されたときには
、上記第２のベクトル制御レジスタ（ＶＣＲＩ）が備え
ている上記第２の表示ビット（ＶＩ’ｌＣ）の値に対応
して定められているベクトルレジスタの容量を指示する
ように構成する。
のベクトルレジスタを備えた、複数個のモデルを持つベ
クトルプロセッサにおいて、複数ビットからなる第１の
表示ビット（ＶＣ）を備えた第１のベクトル制御レジス
タ（ＶＣＲＯ）と、複数ピントからなる第２の表示ビッ
ト（ＶＲＣ）を備えた第２のベクトル制御レジスタ（Ｖ
ＣＲＩ）とを設け、上記第１の表示ピント−（ＶＣ）が
、予め、定められた特定の値のとき、第２のモード（Ｅ
Ｆモード）を指定し、上記特定の値以外のときには、第
１のモード（８１’モード）を指定し、 上記第１のモード（ＢＰモード）が指定されているとき
には、上記第１の表示ビット（ＶＣ）の値に対応して定
められているベクトルレジスタの容量を指示し、 上記第２のモード（ＥＦモード）が指定されたときには
、上記第２のベクトル制御レジスタ（ＶＣＲＩ）が備え
ている上記第２の表示ビット（ＶＩ’ｌＣ）の値に対応
して定められているベクトルレジスタの容量を指示する
ように構成する。
（２）上記第１のベクトル制御レジスタ（ＶＣＲＯ）が
備えている上記第１の表示ピント−（ＶＣ）は、ソフト
ウェアからの特定の命令によって、書き替える手段を備
え、 上記書き替え手段により、第１のモード（ＢＦモード）
、又は、上記第２のモード（ＥＦモード）を指定するす
るように構成する。
備えている上記第１の表示ピント−（ＶＣ）は、ソフト
ウェアからの特定の命令によって、書き替える手段を備
え、 上記書き替え手段により、第１のモード（ＢＦモード）
、又は、上記第２のモード（ＥＦモード）を指定するす
るように構成する。
即ち、本発明によれば、ベクトルプロセッサのモデル毎
に定められた容量のベクトルレジスタを備えた、複数個
のモデルを持つベクトルプロセッサにおいて、従来から
備えられているベクトル制御レジスタ（ｖＣＲ） ［
これを、第１のベクトル制御レジスタ（ＶＣＩ？０）と
いう）の第１の表示ビット（ＶＣ）で指示されるベクト
ルレジスタ容量表示手段ｆＢＦモードによる表示手段）
の他に、広範囲なベクトルレジスタ容量を指示するモー
ド（ＥＦモード）を設ける。
に定められた容量のベクトルレジスタを備えた、複数個
のモデルを持つベクトルプロセッサにおいて、従来から
備えられているベクトル制御レジスタ（ｖＣＲ） ［
これを、第１のベクトル制御レジスタ（ＶＣＩ？０）と
いう）の第１の表示ビット（ＶＣ）で指示されるベクト
ルレジスタ容量表示手段ｆＢＦモードによる表示手段）
の他に、広範囲なベクトルレジスタ容量を指示するモー
ド（ＥＦモード）を設ける。
そして、上記従来の第１のベクトル制御レジスタ（ＶＣ
ＲＯ） ノ第１（７）表示ピント・（ＶＣ）が、例えば
３、１１゛を指示しているときを、上記ＥＦモードとし
て、該ＥＦモードの時に参照できる第２のベクトル制御
レジスタ（ＶＣＲＩ）を設けて、該ＥＦモードの時には
、該第２のベクトル制御レジスタ（ＶＣＲＩ）の第２の
表示ピッｌ−（ＶＲＣ）の値に対応したベクトルレジス
タ容量を指示するように機能させる。
ＲＯ） ノ第１（７）表示ピント・（ＶＣ）が、例えば
３、１１゛を指示しているときを、上記ＥＦモードとし
て、該ＥＦモードの時に参照できる第２のベクトル制御
レジスタ（ＶＣＲＩ）を設けて、該ＥＦモードの時には
、該第２のベクトル制御レジスタ（ＶＣＲＩ）の第２の
表示ピッｌ−（ＶＲＣ）の値に対応したベクトルレジス
タ容量を指示するように機能させる。
そして、上記従来の第１のペクトノロ制御レジスタ（Ｖ
ＣＲＯ）の第１の表示ビット（ＶＣ）が、例えば、°１
１′以外の値を示している時には、従来と同じように、
該第１のベクトル制御レジスタ（ＭＣＩ？Ｏ）の第１の
表示ビット（ＶＣ）の値に対応したベクトルレジスタ容
量を指示するようにする。
ＣＲＯ）の第１の表示ビット（ＶＣ）が、例えば、°１
１′以外の値を示している時には、従来と同じように、
該第１のベクトル制御レジスタ（ＭＣＩ？Ｏ）の第１の
表示ビット（ＶＣ）の値に対応したベクトルレジスタ容
量を指示するようにする。
更に、上記従来の第１のベクトル制御レジスタ（ＶＣＲ
Ｏ）の第１の表示ピッｌ−（ＶＣ）をソフトウェアによ
って書き替えることができるようにして、上記ＨＦモー
ドにも、 ［ＨＦモードにも設定可能にしたものである
ので、従来の論理仕様と互換性を保ちつつ、より広範囲
なベクトルレジスタ容量をソフトウェアに指示できる効
果がある。
Ｏ）の第１の表示ピッｌ−（ＶＣ）をソフトウェアによ
って書き替えることができるようにして、上記ＨＦモー
ドにも、 ［ＨＦモードにも設定可能にしたものである
ので、従来の論理仕様と互換性を保ちつつ、より広範囲
なベクトルレジスタ容量をソフトウェアに指示できる効
果がある。
以下本発明の実施例を図面によって詳述する。
第１図が本発明の一実施例を模式的に示した図であり、
第１のベクトル制御レジスタ（ＶＣＲＯ） ２１の第１
の表示ビット（ＶＣ） ２１０が、特定の値（例えば、
’１１’）のとき、拡張モード（ＨＦモード）として、
別途設けられている第２のベクトル制御レジスタ（ＶＣ
Ｒｌ） ２２の第２の表示ビット（ＶＲＣ） ２２０の
値に対応したベクトルレジスタ容量を指示する手段が本
発明を実施するのに必要な手段である。尚、企図を通し
て同じ符号は同じ対象物を示している。
第１のベクトル制御レジスタ（ＶＣＲＯ） ２１の第１
の表示ビット（ＶＣ） ２１０が、特定の値（例えば、
’１１’）のとき、拡張モード（ＨＦモード）として、
別途設けられている第２のベクトル制御レジスタ（ＶＣ
Ｒｌ） ２２の第２の表示ビット（ＶＲＣ） ２２０の
値に対応したベクトルレジスタ容量を指示する手段が本
発明を実施するのに必要な手段である。尚、企図を通し
て同じ符号は同じ対象物を示している。
以下、第１図によって本発明のベクトルレジスタ容量指
示方式を説明する。
示方式を説明する。
本発明においては、プロセッサモデル毎に異なる広範囲
なベクトルレジスタ容量を指示する為に従来のベクトル
制御レジスタ（これを、第１のベクトル制御レジスタ（
ＶＣＲＯ）という）２１の他に、第２のベクトル制御レ
ジスタ（ＶＣＲＩ） ２２を設け、ベクトルレジスタ容
量を該第２のベクトル制御レジスタ（ＶＣ１？１） ２
２の第２の表示ビット（Ｖｌ？Ｃ） ２２０ ”ｉ’表
示する拡張モード（ＨＦモード）を設ける。これに対し
て、従来の表示方法、即ち、第１のベクトル制御レジス
タ（ＶＣＲＱ） ２１の第１の表示ビット（ｖＣ） ２
１０でベクトルレジスタ容量を指示するモードを基本モ
ード（ＨＦモード）と呼ぶ。
なベクトルレジスタ容量を指示する為に従来のベクトル
制御レジスタ（これを、第１のベクトル制御レジスタ（
ＶＣＲＯ）という）２１の他に、第２のベクトル制御レ
ジスタ（ＶＣＲＩ） ２２を設け、ベクトルレジスタ容
量を該第２のベクトル制御レジスタ（ＶＣ１？１） ２
２の第２の表示ビット（Ｖｌ？Ｃ） ２２０ ”ｉ’表
示する拡張モード（ＨＦモード）を設ける。これに対し
て、従来の表示方法、即ち、第１のベクトル制御レジス
タ（ＶＣＲＱ） ２１の第１の表示ビット（ｖＣ） ２
１０でベクトルレジスタ容量を指示するモードを基本モ
ード（ＨＦモード）と呼ぶ。
そして、上記第１のベクトル制御レジスタ（ＶＣＲＯ）
２１ （７）第１の表示ヒｙ ） （ＶＣ） ２１０
が、特定の値、例えば、“１１”のときを、該拡張モー
ド（ＨＦモード）とする。
２１ （７）第１の表示ヒｙ ） （ＶＣ） ２１０
が、特定の値、例えば、“１１”のときを、該拡張モー
ド（ＨＦモード）とする。
本発明においては、該第１のベクトル制？ｉ［ｌレジス
タ（ＶＣＲＯ） ２１ （７）第１の表示ビット（ＶＣ
） ２１０は固定でなく、ソフトウェアによって書き替
え可能とする。
タ（ＶＣＲＯ） ２１ （７）第１の表示ビット（ＶＣ
） ２１０は固定でなく、ソフトウェアによって書き替
え可能とする。
ソシテ、該第１（７）表示ヒツト（ＶＣ）２１０が００
′。
′。
’０１’ 、 ’１０’ のときが、上記基本モード（
ＢＦ七〜ド）であり、第２図で説明した従来と同じベク
トルレジスタ容量を指示するものとする。
ＢＦ七〜ド）であり、第２図で説明した従来と同じベク
トルレジスタ容量を指示するものとする。
上記ソフトウェアによって、該第１の表示ビット （Ｖ
Ｃ） ２１０の値が°１１’ に指定されたとき、前述
の拡張モード（ＨＦモード）となり、上記本発明の第２
のベクトル制御レジスタ（ＶＣＲＩ） ２２の第２の表
示ビット（ＶＲＣ） ２２０（例えば、４ビツト）の値
に対応したベクトルレジスタ容量を指示する。
Ｃ） ２１０の値が°１１’ に指定されたとき、前述
の拡張モード（ＨＦモード）となり、上記本発明の第２
のベクトル制御レジスタ（ＶＣＲＩ） ２２の第２の表
示ビット（ＶＲＣ） ２２０（例えば、４ビツト）の値
に対応したベクトルレジスタ容量を指示する。
具体的には、該拡張モード（ＨＦモード）のときのベク
トルレジスタ容量は、例えば、２ ｖ＊ｃキロバイトと
定義する。
トルレジスタ容量は、例えば、２ ｖ＊ｃキロバイトと
定義する。
従って、第１図に示されているように、該第２の表示ヒ
ｙ ） （ＶＲＣ） ２２０ （７）値ニよッテ、ＶＲ
Ｃ＝ ’００００’＋７）とき、「２°＝１キロハイド
」で、ＶＲＣ＝’１ｌｌｌ’のとき、「２…１・３２メ
ガバイト」を指示することができる。
ｙ ） （ＶＲＣ） ２２０ （７）値ニよッテ、ＶＲ
Ｃ＝ ’００００’＋７）とき、「２°＝１キロハイド
」で、ＶＲＣ＝’１ｌｌｌ’のとき、「２…１・３２メ
ガバイト」を指示することができる。
該第２の表示ピッ１−（ＶＲＣ） ２２０はモデルによ
って決まっており、ソフトウェアによって書き替えるこ
とはできない。
って決まっており、ソフトウェアによって書き替えるこ
とはできない。
然して、前述のように、上記第１のベクトル制御レジス
タ（ＶｃＲｏ） ２１ （７）第１の表示ビット（ｖｃ
）２１０は、ソフトウェアによって任意に指定できるの
で、基本モード（ＨＦモード）時の従来のベクトルレジ
スタ容量指示方式は勿論、拡張モード（ＥＦモード）に
することで、該２のベクトル制御レジスタ（ＶＣＩ？ｌ
） ２２ （７）第２の表示ビット（ＶＲＣ） ２２０
ニより、広範囲なベクトルレジスタ容量の指示が可能
となる。
タ（ＶｃＲｏ） ２１ （７）第１の表示ビット（ｖｃ
）２１０は、ソフトウェアによって任意に指定できるの
で、基本モード（ＨＦモード）時の従来のベクトルレジ
スタ容量指示方式は勿論、拡張モード（ＥＦモード）に
することで、該２のベクトル制御レジスタ（ＶＣＩ？ｌ
） ２２ （７）第２の表示ビット（ＶＲＣ） ２２０
ニより、広範囲なベクトルレジスタ容量の指示が可能
となる。
このように、本発明のベクトルレジスタ容量指示方式は
、従来の第１のベクトル制御レジスタ（ＶＲＣＯ）の第
１の表示ピント（ＶＣ）をソフトウェアによって書き替
え可能とし、該第１のベクトル制御レジスタ（ＶＣＲＯ
）の第１の表示ピッ１〜（ＶＣ）が、特定の値（例えば
、’１１’）のとき、拡張モード（ＥＰモード）として
、別途設けられている第２のベクトル制御レジスタ（Ｖ
ＣＲＩ）の第２の表示ビット（ＶＲＣ）の値に対応した
ベクトルレジスタ容量を指示すると共に、該第■のベク
トル制御レジスタ（ＶＣＩ？Ｏ）の第■の表示ビット（
ＶＣ）が、上記°１１”以外のときは基本モード（ＢＦ
モート）として、従来と回し、該第１の表示ビット（Ｖ
Ｃ）の値に対応したベクトルレジスタ容量を指示するよ
うにした所に特徴がある。
、従来の第１のベクトル制御レジスタ（ＶＲＣＯ）の第
１の表示ピント（ＶＣ）をソフトウェアによって書き替
え可能とし、該第１のベクトル制御レジスタ（ＶＣＲＯ
）の第１の表示ピッ１〜（ＶＣ）が、特定の値（例えば
、’１１’）のとき、拡張モード（ＥＰモード）として
、別途設けられている第２のベクトル制御レジスタ（Ｖ
ＣＲＩ）の第２の表示ビット（ＶＲＣ）の値に対応した
ベクトルレジスタ容量を指示すると共に、該第■のベク
トル制御レジスタ（ＶＣＩ？Ｏ）の第■の表示ビット（
ＶＣ）が、上記°１１”以外のときは基本モード（ＢＦ
モート）として、従来と回し、該第１の表示ビット（Ｖ
Ｃ）の値に対応したベクトルレジスタ容量を指示するよ
うにした所に特徴がある。
以上、詳細に説明したように、本発明のベクトルレジス
タ容量指示方式は、ベクトルプロセッサのモデル毎に定
められた容量のベクトルレジスタを備えた、複数個のモ
デルを持つベクトルプロセッサにおいて、複数ビットか
らなる第１の表示ビット（ＶＣ）を備えた第１のへりト
ル制御レジスタ（ＶＣＩ？０）と、複数ビットからなる
第２の表示ビット〈ＶｌｌｌＧ）を備えた第２のベクト
ル制御レジスタ（ＶＣＲＩ）とを設け、−上記第１の表
示ビット（ＶＣ）が、予め、定められた特定の値のとき
、第２のモード（ＥＦモード）を指定し、上記特定の値
以外のときには、第１のモード（ＢＦモード）を指定し
、上記第１のモード（ＢＦモード）を指定されていると
きには、上記第１の表示ビット（ＶＣ）の値に対応して
定められているベクトルレジスタの容量を指示し、上記
第２のモード（叶七−ド）を指定されたときには、Ｅ記
第２のベクトル制御レジスタ（ＶＣＲＩ）が備えている
Ｌ記第２の表示ピッｌ−（Ｖｌ？Ｃ）の値に対応して定
められているベクトルレジスタの容量を指示するように
構威し、且つ、上記第１のベクＩ・小制御レジスタ（Ｖ
Ｃ１？０）が備えている上記第１の表示ビン１− （Ｖ
Ｃ）は、ソフトウェアからの特定の命令によって、書き
替えることで、上記第１のモード（８１７モド）、又は
、上記第２のモード（ＥＦモード）を指定するようにし
たものであるので、従来の論理仕様との互換性を保ちつ
つ、ベクトルブロセ・ンサのモデル毎に異なる、より広
範囲なベクトルレジスタ容量を指示することができる効
果がある。
タ容量指示方式は、ベクトルプロセッサのモデル毎に定
められた容量のベクトルレジスタを備えた、複数個のモ
デルを持つベクトルプロセッサにおいて、複数ビットか
らなる第１の表示ビット（ＶＣ）を備えた第１のへりト
ル制御レジスタ（ＶＣＩ？０）と、複数ビットからなる
第２の表示ビット〈ＶｌｌｌＧ）を備えた第２のベクト
ル制御レジスタ（ＶＣＲＩ）とを設け、−上記第１の表
示ビット（ＶＣ）が、予め、定められた特定の値のとき
、第２のモード（ＥＦモード）を指定し、上記特定の値
以外のときには、第１のモード（ＢＦモード）を指定し
、上記第１のモード（ＢＦモード）を指定されていると
きには、上記第１の表示ビット（ＶＣ）の値に対応して
定められているベクトルレジスタの容量を指示し、上記
第２のモード（叶七−ド）を指定されたときには、Ｅ記
第２のベクトル制御レジスタ（ＶＣＲＩ）が備えている
Ｌ記第２の表示ピッｌ−（Ｖｌ？Ｃ）の値に対応して定
められているベクトルレジスタの容量を指示するように
構威し、且つ、上記第１のベクＩ・小制御レジスタ（Ｖ
Ｃ１？０）が備えている上記第１の表示ビン１− （Ｖ
Ｃ）は、ソフトウェアからの特定の命令によって、書き
替えることで、上記第１のモード（８１７モド）、又は
、上記第２のモード（ＥＦモード）を指定するようにし
たものであるので、従来の論理仕様との互換性を保ちつ
つ、ベクトルブロセ・ンサのモデル毎に異なる、より広
範囲なベクトルレジスタ容量を指示することができる効
果がある。
第１図は本発明の一実施例を模式的に示した図。
第２図は従来のへクトルレジスタ容量指示方式を説明す
る図。 である。 図面において、 １はスカラユニット（ＳＵ） 。 １０は汎用レジスタ（ＧＲ）。 ２はベクトルユニット（ＶＵ）。 ２ａはベクトル命令制御ユニッ１−（Ｖｌ）。 ２１はベクトル制御レジスタ（ＶＣＲ） 、又は、クト
ル制御レジスタ（ＶＣＲＯ） 。 ２１０は表示ピント（ＶＣ） 、又は、（ＶＣ）。 第１の表示ピッ 第１のベ ト ２２は第２のベク トル制御レジスタ（ＶＣＲＩ）。 ２０ は第２の表示ビン ト（ＶＲＣ）。 をそれぞれ示す。 ＶＲＣ＝’００００’ ： １キロハイド（ ） ＶＲＣ＝’１ｌｌｌ’ ：３２Ｊガハイト（２ｖｌｃキ
ロバイト） 本発明の一実施例を模式的に示した間 第 １１ｉｉ！１ （ｂ）
る図。 である。 図面において、 １はスカラユニット（ＳＵ） 。 １０は汎用レジスタ（ＧＲ）。 ２はベクトルユニット（ＶＵ）。 ２ａはベクトル命令制御ユニッ１−（Ｖｌ）。 ２１はベクトル制御レジスタ（ＶＣＲ） 、又は、クト
ル制御レジスタ（ＶＣＲＯ） 。 ２１０は表示ピント（ＶＣ） 、又は、（ＶＣ）。 第１の表示ピッ 第１のベ ト ２２は第２のベク トル制御レジスタ（ＶＣＲＩ）。 ２０ は第２の表示ビン ト（ＶＲＣ）。 をそれぞれ示す。 ＶＲＣ＝’００００’ ： １キロハイド（ ） ＶＲＣ＝’１ｌｌｌ’ ：３２Ｊガハイト（２ｖｌｃキ
ロバイト） 本発明の一実施例を模式的に示した間 第 １１ｉｉ！１ （ｂ）
Claims (2)
- （１）ベクトルプロセッサのモデル毎に定められた容量
のベクトルレジスタを備えた、複数個のモデルを持つベ
クトルプロセッサにおいて、 複数ビットからなる第１の表示ビット（ＶＣ）（２１０
）を備えた第１のベクトル制御レジスタ（ＶＣＲ０）（
２１）と、複数ビットからなる第２の表示ビット（ＶＲ
Ｃ）（２２０）を備えた第２のベクトル制御レジスタ（
ＶＣＲ１）（２２）とを設け、 上記第１の表示ビット（ＶＣ）（２１０）が、予め、定
められた特定の値のとき、第２のモード（ＥＦモード）
を指定し、上記特定の値以外のときには、第１のモード
（ＢＦモード）を指定し、 上記第１のモード（ＢＦモード）が指定されているとき
には、上記第１の表示ビット（ＶＣ）（２１０）の値に
対応して定められているベクトルレジスタの容量を指示
し、 上記第２のモード（ＥＦモード）が指定されたときには
、上記第２のベクトル制御レジスタ（ＶＣＲ１）（２２
）が備えている上記第２の表示ビット（ＶＲＣ）（２２
０）の値に対応して定められているベクトルレジスタの
容量を指示することを特徴とするベクトルレジスタ容量
指示方式。 - （２）上記第１のベクトル制御レジスタ（ＶＣＲ０）（
２１）が備えている上記第１の表示ビット（ＶＣ）（２
１０）は、ソフトウェアからの特定の命令によって、書
き替える手段を備え、 上記書き替え手段により、第１のモード（ＢＦモード）
、又は、上記第２のモード（ＥＦモード）を指定するこ
とを特徴とする請求項１に記載のベクトルレジスタ容量
指示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17227189A JP2884601B2 (ja) | 1989-07-04 | 1989-07-04 | ベクトルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17227189A JP2884601B2 (ja) | 1989-07-04 | 1989-07-04 | ベクトルプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336666A true JPH0336666A (ja) | 1991-02-18 |
| JP2884601B2 JP2884601B2 (ja) | 1999-04-19 |
Family
ID=15938815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17227189A Expired - Fee Related JP2884601B2 (ja) | 1989-07-04 | 1989-07-04 | ベクトルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884601B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880460B2 (en) | 2002-03-15 | 2005-04-19 | Dainippon Screen Mfg. Co., Ltd. | Printing plate mounting apparatus |
| JP2007194592A (ja) * | 2005-12-20 | 2007-08-02 | Tdk Corp | 誘電体素子とその製造方法 |
-
1989
- 1989-07-04 JP JP17227189A patent/JP2884601B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6880460B2 (en) | 2002-03-15 | 2005-04-19 | Dainippon Screen Mfg. Co., Ltd. | Printing plate mounting apparatus |
| JP2007194592A (ja) * | 2005-12-20 | 2007-08-02 | Tdk Corp | 誘電体素子とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2884601B2 (ja) | 1999-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4215400A (en) | Disk address controller | |
| JP2001516925A (ja) | ダイレクトメモリアクセスユニット | |
| JPH0114611B2 (ja) | ||
| JPS6017130B2 (ja) | アドレス制御装置 | |
| JPS6376034A (ja) | 多重アドレス空間制御方式 | |
| EP0098172B1 (en) | Register control processing system | |
| JP2551167B2 (ja) | マイクロコンピュータ | |
| JPH0336666A (ja) | ベクトルプロセッサ | |
| US4975835A (en) | Variable length data processing apparatus for consecutively processing variable-length data responsive to one instruction | |
| JP2918570B2 (ja) | 中央演算処理装置 | |
| JPS59123936A (ja) | 移動制御方式 | |
| JP3140028B2 (ja) | サブルーチンの引数の受け渡し方式 | |
| JPS603656B2 (ja) | 計算機のメモリ拡張方式 | |
| JPH04130932A (ja) | アドレストレースメモリ | |
| JPS61282932A (ja) | アドレスカウンタ制御方式 | |
| JPH0264828A (ja) | アドレストレース回路 | |
| JPS63120336A (ja) | メモリアクセスモ−ド切替え方式 | |
| JPS6061832A (ja) | 演算制御装置 | |
| JPH0619710B2 (ja) | レジスタ制御方式 | |
| JPS5842487B2 (ja) | プログラムのロ−デイング方式 | |
| JPS60241135A (ja) | アドレス生成方式 | |
| JPS62151955A (ja) | メモリアドレツシング方式 | |
| JPS59161751A (ja) | 命令走行アドレス記録装置 | |
| JPS62115540A (ja) | オプシヨン・プログラムの自動インスト−ル処理方式 | |
| JPH11175115A (ja) | プログラマブルコントローラの高速処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |