JPH0337220B2 - - Google Patents
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- JPH0337220B2 JPH0337220B2 JP59185983A JP18598384A JPH0337220B2 JP H0337220 B2 JPH0337220 B2 JP H0337220B2 JP 59185983 A JP59185983 A JP 59185983A JP 18598384 A JP18598384 A JP 18598384A JP H0337220 B2 JPH0337220 B2 JP H0337220B2
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- JP
- Japan
- Prior art keywords
- input
- interrupt
- cpu
- output
- interrupt information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムにおける割込み
制御方式に関し、特にCPUと入出力アダプタが
独立して非同期で動作するシステムにおいて、入
出力アダプタからCPUへの割込み要求時にCPU
が占有される時間を短縮して、入出力処理の高速
化を可能にする入出力割込み制御方式に関する。
制御方式に関し、特にCPUと入出力アダプタが
独立して非同期で動作するシステムにおいて、入
出力アダプタからCPUへの割込み要求時にCPU
が占有される時間を短縮して、入出力処理の高速
化を可能にする入出力割込み制御方式に関する。
第２図および第３図に、従来の典型的な入出力
割込み制御方式を２例示す。両図において、１は
CPU、２は主記憶装置、３はバス、４，５は入
出力アダプタ、６は入出力デバイス＃１、７は入
出力デバイス＃２、８は割込み情報である。
割込み制御方式を２例示す。両図において、１は
CPU、２は主記憶装置、３はバス、４，５は入
出力アダプタ、６は入出力デバイス＃１、７は入
出力デバイス＃２、８は割込み情報である。
第２図の例では、入出力アダプタ４がたとえば
入出力デバイス＃１からの要求に基づき、CPU
１に割込み要求信号を上げると、CPU１は割
込みマスクのチエツクを行ない、マスクされてい
なければこれを受け付け、入出力アダプタ４の割
込み情報領域８から割込み情報を直接読み出して
、割込み原因を解析する。すなわち割込み原因
の内容と割込み要求装置の入出力ユニツトの機番
＃１を識別して対応する制御コマンド情報を決定
し、入出力アダプタ４へ書き込み制御するように
している。
入出力デバイス＃１からの要求に基づき、CPU
１に割込み要求信号を上げると、CPU１は割
込みマスクのチエツクを行ない、マスクされてい
なければこれを受け付け、入出力アダプタ４の割
込み情報領域８から割込み情報を直接読み出して
、割込み原因を解析する。すなわち割込み原因
の内容と割込み要求装置の入出力ユニツトの機番
＃１を識別して対応する制御コマンド情報を決定
し、入出力アダプタ４へ書き込み制御するように
している。
また第３図の例では、入出力アダプタ４からの
割込み要求′に対して、CPU１は割込み許可を
通知し′、入出力アダプタ４はこれに応じて、
主記憶装置２の予め定められた固定番地へ、割込
み情報８および入出力ユニツトの機番＃１を格納
する′。CPU１はこの情報に基づいて割込み原
因解析を行ない、制御コマンド情報を設定し、入
出力アダプタ４を制御するようにしている。
割込み要求′に対して、CPU１は割込み許可を
通知し′、入出力アダプタ４はこれに応じて、
主記憶装置２の予め定められた固定番地へ、割込
み情報８および入出力ユニツトの機番＃１を格納
する′。CPU１はこの情報に基づいて割込み原
因解析を行ない、制御コマンド情報を設定し、入
出力アダプタ４を制御するようにしている。
第２図および第３図の例に見られるように、従
来は、割込み要求が上るごとに、入出力アダプタ
からCPUへ割込み情報を転送する必要があり、
その間CPUが占有されるため、他の処理が遅れ
るという問題があつた。
来は、割込み要求が上るごとに、入出力アダプタ
からCPUへ割込み情報を転送する必要があり、
その間CPUが占有されるため、他の処理が遅れ
るという問題があつた。
本発明は、上記問題点を解決するために、入出
力アダプタに対して、予め入出力デバイス機番ご
とに主記憶装置内の割込み情報格納アドレスを通
知しておき、入出力アダプタは、動作中の入出力
デバイスから終了割込みが上げられたとき、
CPUへ直ちに割込み要求を上げることをせず、
その前に、先に通知された主記憶装置のアドレス
へ割込み情報を格納し、その後でCPUへ割込み
要求を上げるようにするものである。
力アダプタに対して、予め入出力デバイス機番ご
とに主記憶装置内の割込み情報格納アドレスを通
知しておき、入出力アダプタは、動作中の入出力
デバイスから終了割込みが上げられたとき、
CPUへ直ちに割込み要求を上げることをせず、
その前に、先に通知された主記憶装置のアドレス
へ割込み情報を格納し、その後でCPUへ割込み
要求を上げるようにするものである。
そして本発明の構成は、それによりCPUと入
出力アダプタとが非同期に動作するデータ処理シ
ステムにおいて、CPUは予め入出力アダプタに
対して入出力装置機番ごとに定められた主記憶装
置の割込み情報格納領域アドレスを通知してお
き、入出力アダプタは、CPUへ割込み要求を行
なう際、まず当該割込み情報を上記予め通知され
ている割込み情報格納領域に格納した後で、
CPUに対して割込み要求を行ない、これに対し
てCPUから割込み要求を行ない、これに対して
CPUから割込み許可通知があつたとき当該入出
力装置機番をCPUへ通知し、CPUは入出力アダ
プタから通知された入出力装置機番に基づいて対
応する割込み情報格納領域をアクセスし、割込み
情報を取り出して割込み処理を行なうことを特徴
としている。
出力アダプタとが非同期に動作するデータ処理シ
ステムにおいて、CPUは予め入出力アダプタに
対して入出力装置機番ごとに定められた主記憶装
置の割込み情報格納領域アドレスを通知してお
き、入出力アダプタは、CPUへ割込み要求を行
なう際、まず当該割込み情報を上記予め通知され
ている割込み情報格納領域に格納した後で、
CPUに対して割込み要求を行ない、これに対し
てCPUから割込み要求を行ない、これに対して
CPUから割込み許可通知があつたとき当該入出
力装置機番をCPUへ通知し、CPUは入出力アダ
プタから通知された入出力装置機番に基づいて対
応する割込み情報格納領域をアクセスし、割込み
情報を取り出して割込み処理を行なうことを特徴
としている。
本発明により、CPUは、入出力アダプタから
の割込み要求時に割込み情報を取り込む処理を行
なう必要がなく、入出力デバイスの機番のみで直
接主記憶装置の所定のアドレスを参照すればよい
ため、CPUの負担が軽減される。
の割込み要求時に割込み情報を取り込む処理を行
なう必要がなく、入出力デバイスの機番のみで直
接主記憶装置の所定のアドレスを参照すればよい
ため、CPUの負担が軽減される。
第１図は、本発明の１実施例システムの構成図
である。図において、１はCPU、２は主記憶装
置、３はバス、４，５は入出力アダプタ、６は入
出力デバイス＃１、７は入出力デバイス＃２、
８，８′はそれぞれ入出力デバイス＃１，＃２の
割込み情報、９，９′は同じく入出力デバイス
＃１，＃２用のユニツト制御ワードUCW＃１、
UCW＃２，１０，１０′は同じく入出力デバイス
＃１、＃２用の割込み情報格納領域、１１は入出
力デバイス機番と割込み情報格納領域アドレスと
の対応を与える管理テーブルである。また、各ユ
ニツト制御ワードUCWには、割込み情報格納ア
ドレス領域９ａ，９a′が設けられている。
である。図において、１はCPU、２は主記憶装
置、３はバス、４，５は入出力アダプタ、６は入
出力デバイス＃１、７は入出力デバイス＃２、
８，８′はそれぞれ入出力デバイス＃１，＃２の
割込み情報、９，９′は同じく入出力デバイス
＃１，＃２用のユニツト制御ワードUCW＃１、
UCW＃２，１０，１０′は同じく入出力デバイス
＃１、＃２用の割込み情報格納領域、１１は入出
力デバイス機番と割込み情報格納領域アドレスと
の対応を与える管理テーブルである。また、各ユ
ニツト制御ワードUCWには、割込み情報格納ア
ドレス領域９ａ，９a′が設けられている。
ユニツト制御ワードUCWは、入出力アダプタ
が配下の複数の入出力デバイスを多重制御するた
めの制御情報として使用され、９，９′で示され
ているように、予め入出力アダプタ内に入出力デ
バイスごとに格納されている。それぞれ、動作可
能状態、動作状態、割込み保留状態の３つの制御
状態をもつ。動作可能状態はCPUからの起動を
待つている状態であり、CPUが入出力命令を発
行することにより起動され、動作状態に遷移す
る。
が配下の複数の入出力デバイスを多重制御するた
めの制御情報として使用され、９，９′で示され
ているように、予め入出力アダプタ内に入出力デ
バイスごとに格納されている。それぞれ、動作可
能状態、動作状態、割込み保留状態の３つの制御
状態をもつ。動作可能状態はCPUからの起動を
待つている状態であり、CPUが入出力命令を発
行することにより起動され、動作状態に遷移す
る。
ユニツト制御ワードUCWの動作状態において
は、UCWにより指定されるコマンドの内容たと
えばデータ転送を実行し、対応する入出力デバイ
スを起動してデータ転送処理を行なう。そしてデ
ータ転送終了により入出力デバイスから終了割込
みが上がると、割込み保留状態に遷移する。この
状態は、CPUによる割込み処理が終了するまで
維持され、割込み処理の終了により動作可能状態
に戻り、再び次の起動を待つ状態となる。
は、UCWにより指定されるコマンドの内容たと
えばデータ転送を実行し、対応する入出力デバイ
スを起動してデータ転送処理を行なう。そしてデ
ータ転送終了により入出力デバイスから終了割込
みが上がると、割込み保留状態に遷移する。この
状態は、CPUによる割込み処理が終了するまで
維持され、割込み処理の終了により動作可能状態
に戻り、再び次の起動を待つ状態となる。
さらに各入出力制御ワードUCW９，９′は、図
示のように割込み情報格納アドレス領域９ａ，９
a′を有しており、それぞれIPL（初期プログラム
ローデイング）時に、CPU１により主記憶装置
２の割込み情報格納領域１０，１０′のアドレス
を設定される。
示のように割込み情報格納アドレス領域９ａ，９
a′を有しており、それぞれIPL（初期プログラム
ローデイング）時に、CPU１により主記憶装置
２の割込み情報格納領域１０，１０′のアドレス
を設定される。
入出力アダプタ４は、上記のユニツト制御ワー
ドUCW機能を用いて、各入出力デバイス６，７，
…と主記憶装置２との間のデータ転送を、CPU
から独立して非同期に実行する。
ドUCW機能を用いて、各入出力デバイス６，７，
…と主記憶装置２との間のデータ転送を、CPU
から独立して非同期に実行する。
入出力アダプタ４は、入出力デバイスからの終
了割込みに応答し、CPU１に割込み要求を行な
うが、それに先立つて、割込み情報８，８′，…
にある割込み情報を、ユニツト制御ワードUCW
９，９′，…中の割込み情報格納アドレスが指す
主記憶装置２の割込み情報格納領域１０，１０′，
…へ転送する。
了割込みに応答し、CPU１に割込み要求を行な
うが、それに先立つて、割込み情報８，８′，…
にある割込み情報を、ユニツト制御ワードUCW
９，９′，…中の割込み情報格納アドレスが指す
主記憶装置２の割込み情報格納領域１０，１０′，
…へ転送する。
割込み情報には、データ転送終了時のコマンド
アドレス、制御フラグ、残りバイトカウント、入
出力デバイスステータス、入出力アダプタステー
タス等が含まれる。
アドレス、制御フラグ、残りバイトカウント、入
出力デバイスステータス、入出力アダプタステー
タス等が含まれる。
入出力アダプタ４は、割込み情報を主記憶装置
２の指定された領域に格納した後、CPU１に割
込み要求信号を送る。そしてCPU１から受付け
た旨の応答があると、今度は割込み要求源の入出
力デバイス機番を通知する。
２の指定された領域に格納した後、CPU１に割
込み要求信号を送る。そしてCPU１から受付け
た旨の応答があると、今度は割込み要求源の入出
力デバイス機番を通知する。
他方、CPU１では、入出力アダプタ４からの
上記割込み要求信号を検出すると、マスクを調
べ、受付け可能であれば入出力アダプタ４に受付
けを通知する。次に入出力デバイスの機番が送ら
れてくると、主記憶装置２の管理テーブル１１を
参照し、その機番のアドレスを求め、割込み情報
格納領域１０，１０′，…中の該当するアドレス
の領域から、割込み情報を読み出す。
上記割込み要求信号を検出すると、マスクを調
べ、受付け可能であれば入出力アダプタ４に受付
けを通知する。次に入出力デバイスの機番が送ら
れてくると、主記憶装置２の管理テーブル１１を
参照し、その機番のアドレスを求め、割込み情報
格納領域１０，１０′，…中の該当するアドレス
の領域から、割込み情報を読み出す。
続いてCPU１は、入出力アダプタ４に割込み
情報受信を通知する。入出力アダプタはこれによ
り当該入出力デバイスの動作を終了させる。すな
わちそのUCWを動作可能状態にする。
情報受信を通知する。入出力アダプタはこれによ
り当該入出力デバイスの動作を終了させる。すな
わちそのUCWを動作可能状態にする。
次に、第４図のタイムチヤートを用いて、第１
図の実施例システムの一連の動作を概略的に説明
する。
図の実施例システムの一連の動作を概略的に説明
する。
は、IPL時であり、ユニツト制御ワードUCW
への割込み情報格納アドレスの設定が行なわれ
る。UCWは動作可能となる。
への割込み情報格納アドレスの設定が行なわれ
る。UCWは動作可能となる。
では、CPUから入出力アダプタへの起動が行
なわれ、UCW＃１が動作状態となり、その結
果、入出力アダプタから入出力デバイス＃１へ
の起動が行なわれる。
なわれ、UCW＃１が動作状態となり、その結
果、入出力アダプタから入出力デバイス＃１へ
の起動が行なわれる。
では、主記憶装置と入出力デバイス＃１との間
でのデータ転送が実行される。
でのデータ転送が実行される。
では、入出力デバイス＃１からの終了割込みを
受けた入出力アダプタが、UCW＃１を割込保
留状態にして割込み情報UCW＃１が指定する
主記憶装置の領域へ格納する。
受けた入出力アダプタが、UCW＃１を割込保
留状態にして割込み情報UCW＃１が指定する
主記憶装置の領域へ格納する。
では、入出力アダプタからCPUへ割込み要求
を上げる。
を上げる。
では、CPUから入出力アダプタへ受付け通知
を出す。入出力アダプタはこれに応答して入出
力デバイス機番を返す。
を出す。入出力アダプタはこれに応答して入出
力デバイス機番を返す。
では、CPUが主記憶装置の割込み情報の読み
出し処理を行なう。
出し処理を行なう。
では、CPUが入出力アダプタへ割込み情報の
受信通知を行なう。そして入出力アダプタは、
UCW＃１を動作可能に戻す。
受信通知を行なう。そして入出力アダプタは、
UCW＃１を動作可能に戻す。
以上のように、本発明によれば、入出力アダプ
タからCPUへの割込み要求の際、割込み情報転
送後に割込み要求信号がCPUへ上げられるため、
CPUはそれまで他の処理を行なつていることが
でき、CPUの処理効率を向上させることができ
る。
タからCPUへの割込み要求の際、割込み情報転
送後に割込み要求信号がCPUへ上げられるため、
CPUはそれまで他の処理を行なつていることが
でき、CPUの処理効率を向上させることができ
る。
第１図は本発明の１実施例システムの構成図、
第２図および第３図は従来方式の説明図、第４図
は第１図に示す実施例システムの動作例のタイム
チヤートである。 図中、１はCPU、２は主記憶装置、３はバス、
４および５は入出力アダプタ、６および７は入出
力デバイスの＃１および＃２、８および８′は割
込み情報、９および９′はユニツト制御ワードの
UCW＃１およびUCW＃２、９ａおよび９a′は割
込み情報格納アドレス領域、１０および１０′は
割込み情報格納領域、１１は管理テーブルを示
す。
第２図および第３図は従来方式の説明図、第４図
は第１図に示す実施例システムの動作例のタイム
チヤートである。 図中、１はCPU、２は主記憶装置、３はバス、
４および５は入出力アダプタ、６および７は入出
力デバイスの＃１および＃２、８および８′は割
込み情報、９および９′はユニツト制御ワードの
UCW＃１およびUCW＃２、９ａおよび９a′は割
込み情報格納アドレス領域、１０および１０′は
割込み情報格納領域、１１は管理テーブルを示
す。
Claims (1)
- １ CPUと入出力アダプタとが非同期に動作す
るデータ処理システムにおいて、CPUは予め入
出力アダプタに対して入出力装置機番ごとに定め
られた主記憶装置の割込み情報格納領域アドレス
を通知しておき、入出力アダプタは、CPUへ割
込み要求を行なう際、まず当該割込み情報を上記
予め通知されている割込み情報格納領域に格納し
た後で、CPUに対して割込み要求を行ない、こ
れに対してCPUから割込み許可通知があつたと
き当該入出力装置機番をCPUへ通知し、CPUは
入出力アダプタから通知された入出力装置機番に
基づいて対応する割込み情報格納領域をアクセス
し、割込み情報を取り出して割込み処理を行なう
ことを特徴とする入出力割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185983A JPS6182260A (ja) | 1984-09-05 | 1984-09-05 | 入出力割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185983A JPS6182260A (ja) | 1984-09-05 | 1984-09-05 | 入出力割込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182260A JPS6182260A (ja) | 1986-04-25 |
| JPH0337220B2 true JPH0337220B2 (ja) | 1991-06-04 |
Family
ID=16180304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185983A Granted JPS6182260A (ja) | 1984-09-05 | 1984-09-05 | 入出力割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182260A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7849247B2 (en) * | 2008-10-14 | 2010-12-07 | Freescale Semiconductor, Inc. | Interrupt controller for accelerated interrupt handling in a data processing system and method thereof |
-
1984
- 1984-09-05 JP JP59185983A patent/JPS6182260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6182260A (ja) | 1986-04-25 |
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