JPH0337732A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータコアを用いたＡＳＩＣ（特定用途向は集積回
路）に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第２０図に示すような技術の例がある。

この技術では、ＣＰＵ　（中央演算処理装置）コア２０
１、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　
（ランダムアクセスメモリ）２０Ｂ、Ｉ／Ｆ回路（イン
ターフェイス回路）２○４、タイマ２０５、Ｉ１０ボー
ト（人出力ボート）２０６およびバス２０７を含む１チ
ツプマイクロコンピユータ２０８内に、ユーザのシステ
ムに特有なロジック回路２０９が組込まれ、１チツプ上
にこれらが集積化される。第２０図に示すように、ロジ
ック回路２０９は、マイクロコンピュータ２０８内のバ
ス２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第２１図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チツプ化するために必要な新たなパッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のパッド３０５、ロジック回路３０２上のパッド３０
６および新たに設けられたパッド３０４間に配線が設け
られてそれらが１チツプ化される。

これらの技術によると、汎用のマイクロコンピュータと
ユーザに特有のロジック回路とが１チツプ化されるため
、システムの小型化およびコストダウンを容易に行なう
ことができる。

［発明が解決しようとする課題］ しかし、第２０図に示される技術においては、１チツプ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
時間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのソフトウェア開発・デバッグ用ツール等を新たに開
発しなければならない。

一方、第２１図に示される技術においては、置数のチッ
プ間に配線を施すことによりそれらが１チツプ化される
ので、それぞれのチップ３０１゜３０２上にパッド３０
５，３０６や入出力回路３０７．３０８などが存在する
。そのため、パッド、ドライバ回路等が重複し、無駄が
生じるとともに、チップサイズが大きくなる。また、マ
イクロコンピュータチップ３０１とロジック回路チップ
３゜２とを電気的に分離することができないので、マイ
クロコンピュータチップ用またはロジック回路チップ用
に既に開発されているテストプログラム、ソフトウェア
開発・デバッグ用ツール等を使用することができない。

したがって、それらのテストプログラム、ソフトウェア
開発・デバッグ用ツール等を新たに開発しなければなら
ない。

この発明の目的は、マイコンコアＡＳＩＣを短時間に少
ない開発労力およびコストで実現することが可能な半導
体集積回路装置を提供することである。

［課題を解決するための手段］ この発明にかかる半導体集積回路装置は、１チツプ上に
形成される半導体集積回路装置であって、中央演算処理
装置および記憶装置を含むマイクロコンピュータコア、
マイクロコンピュータコアにより制御される論理回路部
、信号発生手段、共用回路および選択手段を備える。

信号発生手段は、第１のモード設定信号、第２のモード
設定信号および第３のモード設定信号を発生する。共用
回路は、マイクロコンピュータコアおよび論理回路部に
対して信号を入力または出力する入出力手段を有する。

選択手段は、第１のモード設定信号に応答してマイクロ
コンピュータコアおよび論理回路部を選択的にドライバ
手段に結合させ、第２のモード設定信号に応答してマイ
クロコンピュータコアをドライバ手段に結合させ、第３
のモード設定信号に応答して論理回路部を論理手段に結
合させる。

［作用］ 通常の動作時には、信号発生手段により第１のモード設
定信号が発生される。この場合、共用回路がマイクロコ
ンピュータコアおよび論理回路部に共通に用いられ、こ
の共用回路を介してマイクロコンピュータコアおよび論
理回路部に対して信号が入出力される。

マイクロコンピュータコアのテスト時には、信号発生手
段により第２のモード設定信号が発生される。この場合
、マイクロコンピュータコアのみが共用回路に結合され
、この共用回路を介してテストのための信号が人出力さ
れる。一方、論理回路部のテスト時には、信号発生手段
により第３のモード設定信号が発生される。この場合、
論理回路部のみが共用回路に結合され、この共用回路を
介してテストのための信号が人出力される。

このように、マイクロコンピュータコアおよび論理回路
部を個々にテストすることができるので、汎用のマイク
ロコンピュータおよび論理回路のために既に開発されて
いるテストプログラムおよびソフト開発・デバッグ用ツ
ールなどを使用することができる。

また、パッドやドライバ手段が、マイクロコンピュータ
コアおよび論理回路部内には含まれず、共用回路に含ま
れているので、従来例に比べてチップサイズが小さくな
る。さらに、マイクロコンピュータコアのレイアウトを
変更および追加することなく、論理回路部を仕様に合わ
せて設計することができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図はこの発明の一実施例による半導体集積回路装置
の概略構成を示す平面図である。半導体チップ１上にマ
イクロコンピュータコア（またはマイクロコントロール
ユニットコア；以下、マイコンコアと呼ぶ）２およびラ
ンダムロジック回路３が設けられている。半導体チップ
１上の周縁部には共通共用端子回路４、選択共用端子回
路５、マイコンコア用の専用端子回路６およびランダム
ロジック回路用の専用端子回路７が設けられている。ま
た、半導体チップ１上にモード設定信号発生回路８およ
びモード信号入力回路９が設けられている。

第２図に示すように、マイコンコア２は、ＣＰＵコア２
１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイマ
２５、Ｉ１０ポート２６およびバス２７を含み、人出力
ドライバ、パッドなどからなる入出力回路を含まない。

ランダムロジック回路３は、種々のゲート、カウンタ、
フリップフロップなどから構成される論理回路であり、
特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に結合され、専用端子回路７はランダムロジック
回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および選択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に切換回路５１および入出力回路
５２からなる。切換回路４１は、信号線ＬＭによりマイ
コンコア２に接続されかつ信号線ＬＲによりランダムロ
ジック回路３に接続されている。切換回路５１も同様に
、信号線ＬＭによりマイコンコア２に接続されかつ信号
線ＬＲによりランダムロジック回路３に接続されている
。また、切換回路４１および切換回路５１には、信号線
ＬＣを介してモード設定信号発生回路８からモード設定
信号が与えられる。

第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５］によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号人
力回路９の構成を示す図である。モード信号入力回路９
は、パッド９１．９２および入力バッファ９３．９４を
含む。モード設定信号発生回路８には、パッド９１およ
び入力バッファ９３を介してモード信号φＯが与えられ
かつバッド９２および入力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φ０．φ１に基づいてモード設定信号ＴＮ、
ＴＭ、ＴＲを発生する。通常モード時にはモード設定信
号ＴＮがアクティブとなり、ＭＣＵテストモード時には
モード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテスト
モード時にはモード設定信号ＴＲがアクティブとなる。

第８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力データＤＯＭを伝送するためのデー
タ線、人力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための１９御線からなる。こ
の信号線ＬＭはマイコンコア２のＩ１０ボート２６（第
２図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、入力データＤＩＲを伝送するためのデータ線およ
び制御信号ＣＲを伝送するための制御線からなる。また
、信号線ＬＣは、モード設定信号ＴＮ、ＴＭ、ＴＲを伝
送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、バッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣ１Ｊテストモ一ド時には、モード設定信号ＴＭがア
クティブとなる。それにより、切換回路４１は制御信号
ＣＭおよび出力データＤＯＭを出力ドライバ４４に与え
る。出力ドライバ４４は制御信号ＣＭに応答して出力デ
ータＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｒおよび出力データＤＯＲを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＲに応答して出力デー
タＤＯＲをバッド４３に出力する。

また、人力データＤＩＭはバッド４３からマイコンコア
２に入力され、入力データＤＩＲはバッド４３からラン
ダムロジック回路３に人力される。

選択共用端子回路５の構成も第９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力デー７００Ｍ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はバッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力デー７
００Ｍが与えられる。また、バッド６１から入力データ
ＤＩＭが入力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

第１１Ａ図、第１２Ａ図および第１３Ａ図は共通共用端
子回路４内の切換回路４１の具体的な構成例を示す図で
あり、第１１Ｂ図、第１２Ｂ図およびｍｌＢＢ図はそれ
らの動作を説明するための真理値表を示す図である。

第１１Ａ図に示される切換回路４１は、切換信号生成回
路４５、セレクタ４６．４７およびＯＲゲート４８を含
む。切換信号生成回路４５は、モード設定信号ＴＮ、Ｔ
Ｍ、ＴＲおよびランダムロジック回路３からの制御信号
ＣＲに応答して切換信号ＭＳＢ、ＭＳＳを発生する。セ
レクタ４６は、切換信号ＭＳＢに応答して入力Ａ、Ｂ、
Ｃのうち１つを選択して出力する。セレクタ４７は切換
信号ＭＳＳに応答して入力Ａ、　　Ｂのうち１つを選択
して出力する。この例ではマイクロコンピュータコア２
およびランダムロジック回路３はいずれも入出力動作を
行なう。

第１１Ｂ図はモードにより切換信号ＭＳＢ、ＭＳＣがそ
れぞれセレクタ４６．４７の各人力のどれを選択するか
を表わしている。同図に示すように、通常モード時には
、切換信号ＭＳＢによりセレクタ４６の人力Ｃが選択さ
れる。それにより、出力ドライバ４４には、マイクロコ
ンピュータコア２からの制御信号ＣＭおよびランダムロ
ジック回路３からの制御信号ＣＲの論理和をとった信号
が与えられる。制御信号ＣＲが“０１のときには、切換
信号ＭＳＳによりセレクタ４７の入力Ａが選択される。

それにより、出力ドライバ４４には、マイクロコンピュ
ータコア２からの出力デー７００Ｍが与えられる。その
結果、出力ドライバ４４は、制御信号ＣＭに応答して出
力デー７００Ｍをバッド４３に出力する。一方、制御信
号ＣＲが“１°のときには、切換信号ＭＳＳによりセレ
クタ４７の人力Ｂが選択される。それにより、出力ドラ
イバ４４にはランダムロジック回路３からの出力データ
ＤＯＲが与えられる。したがって、出力ドライバ４４は
出力データＤＯＲをバッド４３に出力する。

ＭＣＵＣストモード特には、切換信号ＭＳＢによりセレ
クタ４６の人力Ａが選択され、切換信号ＭＳＳによりセ
レクタ４７の人力Ａが選択される。

それにより、制御信号ＣＭおよび出力データＤ。

Ｍが出力ドライバ４４に与えられる。

Ｒ／Ｌテストモード時には、切換信号ＭＳＢによりセレ
クタ４６の入力Ｂが選択され、切換信号ＭＳＳによりセ
レクタ４７の入力Ｂが選択される。

それにより、出力ドライバ４４には制御信号ＣＲおよび
出力データＤＯＲが与えられる。

一方、入力データＤＩＭはバッド４３からマイクロコン
ピュータコア２に与えられ、入力データＤＩＲはバッド
４３からランダムロジック回路３に与えられる。

第１２Ａ図に示される切換回路４１は、切換信号生成回
路４５ａおよびセレクタ４６．４７を含む。この例では
、マイクロコンピュータコア２は入出力動作を行ない、
ランダムロジック回路３は出力動作のみを行なう。

第１２Ｂ図に示されるように、通常モード時には、切換
信号ＭＳＢによりセレクタ４６の人力Ｂが選択される。

入力Ｂは“１”となっている。そのため、出力ドライバ
４４は導通状態となる。また、切換信号ＭＳＳによりセ
レクタ４７の入力Ｂが選択される。それにより、出力デ
ータＤＯＲが出力ドライバ４４を介してバッド４３に出
力される。この場合、マイクロコンピュータコア２は人
力動作のみを行なう。したがって、人力デー５０１Ｍが
バッド４３からマイクロコンピュータコア２に与えられ
る。

ＭＣＵＣストモード時には、切換信号ＭＳＢによりセレ
クタ４６の人力Ａが選択され、切換信号ＭＳＳによりセ
レクタ４７の入力Ａが選択される。

それにより、出力ドライバ４４は制御信号ＣＭに応答し
て出力デー２００Ｍをバッド４３に出力する。

Ｒ／Ｌテストモード時には、切換信号ＭＳＢによりセレ
クタ４６の入力Ｂが選択され、切換信号ＭＳＳによりセ
レクタ４７の入力Ｂが選択される。

それにより、出力ドライバ４４は出力データＤ。

Ｒをバッド４３に出力する。

第１３Ａ図に示される切換回路４１は、切換信号生成回
路４５ｂおよびセレクタ４６を含む。この例では、マイ
クロコンピュータコア２は入出力動作を行ない、ランダ
ムロジック回路３は入力動作のみを行なう。

第１３Ｂ図に示されるように、通常モード時には、切換
信号ＭＳＨによりセレクタ４６の入力Ａが選択される。

それにより、出力ドライバ４４は制御信号ＣＭに応答し
て出力デー２００Ｍをバッド４３に出力する。この場合
、マイクロコンピュータコア２は出力動作を行なう。ラ
ンダムロジック回路３にはバッド４３から人力データＤ
ＩＲが人力される。

ＭＣＵテストモード特には、切換信号ＭＳＢによりセレ
クタ４６の入力Ａが選択される。それにより、出力ドラ
イバ４４は制御信号ＣＭに応答して出力デー２００Ｍを
バッド４３に出力する。

Ｒ／Ｌテストモード時には、切換信号ＭＳＨによりセレ
クタ４６の入力Ｂが選択される。セレクタ４６の入力Ｂ
は“Ｏ゛となっている。そのため、出力ドライバ４４は
非導通状態となる。この場合、ランダムロジック回路３
にはバッド４３から人力データＤＩＲが入力される。

第１４Ａ図、第１５図および第１６図は選択ノ（用端子
回路５内の切換回路５１の具体的な構成例を示す図であ
り、第１４Ｂ図はそれらの動作を説明するための真理値
表を示す図である。

第１４Ａ図に示される切換回路５１は、切換信号生成回
路５５およびセレクタ５６．５７を含む。

切換信号生成回路５５は、モード設定信号ＴＮ。

ＴＭ、ＴＲおよびスイッチ信号ＳＯに応答して切換信号
ＭＳＣを生成する。スイッチ信号ＳＯはスイッチＳ前に
より予めｍ１２またはｍ０１に固定的に設定されている
。この例では、マイクロコンピュータ２およびランダム
ロジック回路３はいずれも入出力動作を行なう。

通常モード時には、切換信号ＭＳＣによりセレクタ５６
の入力Ａまたは入力Ｂが選択され、かつセレクタ５７の
入力Ａまたは入力Ｂが選択される。

それにより、出力ドライバ５４は制御信号ＣＭまたはＣ
Ｒに応答して出力デー２００ＭまたはＤＯＲをバッド５
３に出力する。

ＭＣＵテストモード時には、切換信号ＭＳＣによりセレ
クタ５６の人力Ａが選択され、かつセレクタ５７の人力
Ａが選択される。それにより、出力ドライバ５４は制御
信号ＣＭに応答して出力デー２００Ｍをバッド５３に出
力する。

Ｒ／Ｌテストモード時には、切換信号ＭＳＣによりセレ
クタ５６の人力Ｂが選択され、かつセレクタ５７の入力
Ｂが選択される。それにより、出力ドライバ５４は制御
信号ＣＲに応答して出力データＤＯＲをバッド５３に出
力する。

一方、入力データＤＩＭはバッド５３からマイクロコン
ピュータコア２に人力され、入力データＤＩＲはバッド
５３からランダムロジック回路３に入力される。

なお、第１４Ａ図の例では、スイッチ信号ＳＯは電源端
子または接地端子に接続されるスイッチＳ前により発生
されているが、第１４Ｃ図に示されるように、スイッチ
信号ＳＯをバッド５８および人力バッファ５９を介して
外部から与えてもよい。また、スイッチ信号ＳＯは、第
１４Ｄ図に示されるように、ランダムロジック回路３内
のレジスタＲから発生されてもよい。

第１５図に示される切換回路５１は、第１４Ａ図に示さ
れる切換回路５１と同様に、切換信号生成回路５５およ
びセレクタ５６．５７を含む。ただし、セレクタ５６の
入力Ｂは′１”に設定されている。また、人力データＤ
ＩＭはバッド５３からマイクロコンピュータコア２のみ
に人力される。

この例では、マイクロコンピュータコア２は人出力動作
を行ない、ランダムロジック回路３は出力動作のみを行
なう。

第１６図に示される切換回路５１は、切換信号生成回路
５５およびセレクタ５６を含む。セレクタ５６の入力Ｂ
は“Ｏ”に設定されている。この例では、マイクロコン
ピュータコア２は入出力動作を行ない、ランダムロジッ
ク回路３は入力動作のみを行なう。

第１７Ａ図は、第１１Ａ図に示されるセレクタ４６．４
７の具体的な構成を示す回路図である。

セレクタ４７はトランスファゲートＧｌ、Ｇ２およびバ
ッファＢ１を含み、セレクタ４６はトランスファゲート
Ｇ３．Ｇ４．Ｇ５およびバッファＢ２を含む。トランス
ファゲート６１〜Ｇ５には、切換信号生成回路４５（第
１１Ａ図）からそれぞれ切換信号ａ、ａ’ｗｅ、ｅが与
えられる。切換信号ａ、　　ｂ、　　ｃ、　　ｄ、　　
ｅは第１７Ｂ図に示されるように、モード設定信号ＴＮ
、ＴＭ、ＴＲおよび制御信号ＣＲを用いた論理演算によ
り得られる。

第１８Ａ図は、第１４Ａ図に示されるセレクタ５６．５
７の具体的な構成を示す回路図である。

セレクタ５６はトランスファゲートＧ６．Ｇ７およびバ
ッファＢ３を含み、セレクタ５７はトランスファゲート
ゲートＧ８．Ｇ９およびバッファＢ４を含む。トランス
ファゲートゲートＧ６．Ｇ８には切換信号生成回路５５
（第１４Ａ図）から切換信号ｆ、　　ｆが与えられる。

トランスフアゲ−）Ｇ７．Ｇ９には切換信号生成回路５
５から切換信号ｇ、Ｔが与えられる。

切換信号ｆ、　　ｇは、第１８Ｂ図に示されるように、
モード設定信号ＴＮ、ＴＭ、ＴＲを用いた論理演算によ
り得られる。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が入出力される。また
、専用端子回路６を介してマイコンコア２に対して信号
が人出力され、専用端子回路７を介してランダムロジッ
ク回路３に対して信号が入出力される。選択共用端子回
路５がマイコンコア２に結合されている場合には、選択
共用端子回路５を介してマイコンコア２に対して信号が
人出力される。逆に選択共用端子回路５がランダムロジ
ック回路３に結合されている場合には、選択共用端子回
路５を介してランダムロジック回路３に対して信号が入
出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通共用端子回路４、選択共用端子回路５
または専用端子回路６を介してマイコンコア２に対して
テスト信号が人出力される。

Ｒ／Ｌテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が人出力される。

上記のように、マイコンコア２およびランダムロジック
回路３の各々を個々にテストすることができるので、汎
用のマイクロコンピュータおよび論理回路のために既に
開発されているテストプログラムおよびソフト開発◆デ
バッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路３には含まれておらず、共通共用端子回
路４および選択共用端子回路５に含まれているので、チ
ップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

次に、第１９図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、専用端子回路７に
はバス１００を介して複数のパーソナルコンピュータ１
０１、ディスク装置１０６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メモリ１０３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６にはたとえばディスクコ
ントローラ１０５が接続される。選択ノ（相端子回路５
は、ユーザの注文に従ってランダムロジック回路３に結
合させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

［発明の効果］ 以上のようにこの発明によれば、マイクロコンピュータ
用または論理回路用に既に開発されているテストプログ
ラムおよびソフトウェア開発・デバッグ用ツールなどを
使用することができるとともに、チップサイズが縮小化
される。また、マイクロコンピュータのパターン、回路
構成、タイミング、テスト方法などを熟知していなくて
も、論理回路部をユーザの要求に従って容易に設計する
ことができる。

特に、信号発生手段により発生される第１、第２および
第３のモード設定信号により共用回路が通常モード、マ
イクロコンピュータコアのテ・ストモードおよび論理回
路部のテストモードに自動的に設定されるので、半導体
集積回路装置のテストを容易に行なうことができる。

したがって、マイクロコンピュータを用いたＡＳＩＣを
、短期間に少ない開発労力およびコストで実現すること
が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の平面図である。第２図は同実施例の構成を示す機能ブ
ロック図である。第３図は同実施例の主要部の特徴を説
明するための模式図である。 第４図は共通共用端子回路および選択共用端子囲路の構
成を示すブロック図である。第５Ａ図、第５Ｂ図および
第５Ｃ図は共通共用端子回路の機能を説明するための模
式図であり、第５Ａ図は通常モードを示す図、第５Ｂ図
はＭＣＵテストモードを示す図、第５Ｃ図はＲ／Ｌテス
トモードを示す図である。第６図は選択共用端子回路の
機能を説明するための模式図である。第７図はモード設
定信号発生回路およびモード信号入力回路の構成を示す
図である。第８図は信号線の具体的な構成を示す図であ
る。第９図は共通共用端子回路の構成を示す図である。 第１０図は専用端子回路の構成を示す図である。第１１
Ａ図は共通共用端子回路内の切換回路の構成の一例を示
す図である。第１１Ｂ図は第１１Ａ図の切換回路の動作
を説明するための図である。第１２Ａ図は共通共用端子
回路内の切換回路の構成の他の例を示す図である。第１
２Ｂ図は第１２Ａ図の切換回路の動作を説明するための
図である。第１３　Ａ図は共通共用端子回路内の切換回
路の構成のさらに他の例を示す図である。第１３Ｂ図は
第１３Ａ図の切換回路の動作を説明するための図である
。第１４Ａ図は選択共用端子回路内の切換回路の構成の
一例を示す図である。第１４Ｂ図は第１４Ａ図の切換回
路の動作を説明するための図である。第１４Ｃ図はスイ
ッチ信号の生成方法の一例を示す図である。第１４Ｄ図
はスイッチ信号の生成方法の他の例を示す図である。第
１５図は選択共用端子回路内の切換回路の構成の他の例
を示す図である。第１６図は選択共用端子回路内の切換
回路の構成のさらに他の例を示す図である。第１７Ａ図
は共通共用端子回路内の切換回路に含まれるセレクタの
具体的な回路図である。第１７Ｂ図は第１７Ａ図のセレ
クタに与えられる切換信号を得るための論理演算を説明
するための図である。第１８Ａ図は選択共用端子回路内
の切換回路に含まれるセレクタの具体的な回路図である
。第１８Ｂ図は第１８Ａ図のセレクタに与えられる切換
信号を得るための論理演算を説明するための図である。 第１９図は同実施例の使用例を説明するための図である
。第２０図は従来のマイクロコンピュータコアＡＳＩＣ
の一例を示す平面図である。第２１図は従来のマイクロ
コンピュータコアＡＳＩＣの他の例を示す機能ブロック
図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、４１．５１は切換回路、４３．５３はパッド、４４
．５４は出力ドライバである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、チップ上に形成される半導体集積回路装置であって
   、 中央演算処理装置および記憶装置を含むマイクロコンピ
   ュータコア、 前記マイクロコンピュータコアにより制御される論理回
   路部、 第１のモード設定信号、第２のモード設定信号および第
   ３のモード設定信号を発生する信号発生手段、前記マイ
   クロコンピュータコアおよび前記論理回路部に対して信
   号を人力または出力する入出力手段を有する共用回路、
   および 前記第１のモード設定信号に応答して前記マイクロコン
   ピュータコアおよび前記論理回路部を選択的に前記入出
   力手段に結合させ、前記第２のモード設定信号に応答し
   て前記マイクロコンピュータコアを前記入出力手段に結
   合させ、前記第３のモード設定信号に応答して前記論理
   回路部を前記入出力手段に結合させる選択手段を備えた
   、半導体集積回路装置。