JPH0337745B2 - - Google Patents
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- JPH0337745B2 JPH0337745B2 JP56157152A JP15715281A JPH0337745B2 JP H0337745 B2 JPH0337745 B2 JP H0337745B2 JP 56157152 A JP56157152 A JP 56157152A JP 15715281 A JP15715281 A JP 15715281A JP H0337745 B2 JPH0337745 B2 JP H0337745B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Thyristors (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Description
【発明の詳細な説明】
本発明はホトサイリスタに関し、特に発光ダイ
オードと組み合せて光結合半導体装置として利用
し得る半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a photothyristor, and more particularly to a semiconductor device that can be used as an optically coupled semiconductor device in combination with a light emitting diode.
従来から第1図に示すように、入力側に発光ダ
イオードGL、出力側にホトサイリスタPTを用い
て、ワンパツケージにしたホトサイリスタカプラ
が実用化されている。このようなホトサイリスタ
カプラは電磁リレーに比べて、入出力間の絶縁
性が極めて良い、動作速度が早い、寿命が長
い、ノイズの発生が少ない、外部磁界の影響
がない、小型である等の長所があり、各種機器
の電子回路化が進むにつれて、信号伝達系のアイ
ソレーシヨンやACコントロール等、広い分野で
利用されている。 Conventionally, as shown in Figure 1, a photothyristor coupler has been put into practical use that uses a light emitting diode GL on the input side and a photothyristor PT on the output side to form a single package. Compared to electromagnetic relays, these photothyristor couplers have extremely good insulation between input and output, faster operation speed, longer life, less noise generation, no influence from external magnetic fields, and smaller size. It has many advantages, and as the electronic circuits of various devices progress, it is used in a wide range of fields such as isolation of signal transmission systems and AC control.
しかし、上記ホトサイリスタはアノードA・カ
ソードK間に急峻な電圧が印加されると、ホトサ
イリスタ本来のブレークオーバー電圧よりも低い
電圧でオン状態となる。この現象は急峻な立上り
電圧(dv/dt)が印加されると、第2図のホトサイ
リスタ等価回路図に示すように容量C0(接合容量
等)を通して次式で示す変位電流iDが流れること
による。 However, when a steep voltage is applied between the anode A and the cathode K, the photothyristor turns on at a voltage lower than the original breakover voltage of the photothyristor. This phenomenon occurs when a steep rising voltage (dv/dt) is applied, and as shown in the photothyristor equivalent circuit diagram in Figure 2, a displacement current i D shown by the following equation flows through the capacitor C 0 (junction capacitance, etc.). It depends.
iD=dQ/dt=d(C0V)/dt
=C0dV/dt+VdC0/dt (1)
ここで、C0:一定と仮定すると(1)式は更に次
のようになる。 i D =dQ/dt=d(C 0 V)/dt =C 0 dV/dt+VdC 0 /dt (1) Here, assuming that C 0 is constant, equation (1) becomes further as follows.
iD=C0dV/dt (2)
この結果、dV/dtの値が大きいとホトサイリスタ
はオン状態となる。このような現象を起こさない
最大の立上り電圧(dV/dt)Mの値を臨界オフ電圧上
昇率という。 i D =C 0 dV/dt (2) As a result, when the value of dV/dt is large, the photothyristor is turned on. The value of the maximum rising voltage (dV/dt) M that does not cause this phenomenon is called the critical off-voltage rise rate.
そこで、実際にホトサイリスタカプラを使用す
る場合には、第3図に示すように、ホトサイリス
タのゲートPGとカソードKの間に、抵抗RGとコ
ンデンサCGを接続し、急峻な電圧が印加された
場合の誤動作を防止している。ところで、実際の
回路を設計する上で、抵抗、コンデンサを外付け
することは取付場所、コストアツプの点より大変
不便である。 Therefore, when actually using a photothyristor coupler, as shown in Figure 3, a resistor R G and a capacitor C G are connected between the gate PG and cathode K of the photothyristor, and a steep voltage is applied. This prevents malfunctions if the By the way, when designing an actual circuit, externally attaching resistors and capacitors is very inconvenient in terms of installation locations and increased costs.
本発明は、上記従来のホトサイリスタカプラに
おける問題点に鑑みなされたもので、外付部品の
不用なホトサイリスタカプラに関するものであ
る。 The present invention was made in view of the problems with the conventional photothyristor couplers mentioned above, and relates to a photothyristor coupler that does not require external components.
処でホトサイリスタの急峻な立上り電圧dV/dtに
よる誤動作の改善については従来から種々報告さ
れているが、(V/dt)M値を大きくするには、主とし
て次の方法が知られている。 Although various reports have been made regarding the improvement of malfunction caused by the steep rise voltage dV/dt of photothyristors, the following methods are mainly known for increasing the (V/dt) M value.
(1) PNPトランジスタのhFEを小さくする。(1) Reduce h FE of PNP transistor.
(2) ゲート抵抗RGを小さくする。(2) Reduce gate resistance R G.
しかし上記のような方法によつて(dV/dt)Mを
大きくした場合、最小トリガ電流IFTが大きく
なり、実用上問題である。そこで、(dV/dt)Mと
IFTを同時に解決するために、次の(3)及び(4)に
掲げる2つの方式が提案されている。 However, when (dV/dt) M is increased by the method described above, the minimum trigger current I FT increases, which is a practical problem. Therefore, in order to solve (dV/dt) M and I FT at the same time, the following two methods (3) and (4) have been proposed.
(3) ゲート抵抗をトランジスタで制御する方式
ゲート抵抗RGをトランジスタQ1及びQ2で制
御する回路例を第4図に示す。この回路におい
て急峻な電圧を印加した場合、変位電流の一部
はトランジスタQ1のベースに印加され、トラ
ンジスタQ1をオンとし、(dV/dt)M値を上げる。(3) Method of controlling gate resistance using transistors Figure 4 shows an example of a circuit in which gate resistance R G is controlled using transistors Q 1 and Q 2 . When a steep voltage is applied in this circuit, part of the displacement current is applied to the base of transistor Q1, turning on transistor Q1 and increasing the (dV/dt) M value.
光を照射した時はホトトランジスタQ2をオン
とし、Q1はオフとなりIFTは小さく保てる。When irradiated with light, phototransistor Q 2 is turned on and Q1 is turned off, keeping I FT small.
しかし上記第4図の回路を1チツプ化するに
は誘電分離技術が必要で工程が複雑になるとい
う問題がある。 However, there is a problem in that dielectric isolation technology is required to make the circuit shown in FIG. 4 into one chip, which complicates the process.
(4) ゲート抵抗をMOS FETで制御する方式。(4) A method in which the gate resistance is controlled using a MOS FET.
この方式の回路例を第5図に示す。ただしホ
トサイリスタはQ1、Q3及びQ2、Q4の2組が逆
並列に接続されている。動作原理は次のとおり
である。 An example of a circuit using this method is shown in FIG. However, two sets of photothyristors Q 1 , Q 3 and Q 2 , Q 4 are connected in antiparallel. The operating principle is as follows.
今、トランジスタQ1、Q3で表わされるホト
サイリスタを考える。ホトサイリスタQ1、Q3
のゲート抵抗RG1に並列にMOSFETQ6を接続
し、MOSFETQ6のゲート電位はトランジスタ
Q3のベースに接続されている。このため、ホ
トサイリスタQ1、Q3のアノード電位が
MOSFETQ6のしきい値電圧VTを越えると
MOSFETQ6がオン状態となりホトサイリスタ
のゲート抵抗を小さくする。いわゆる零交差機
能をもち、アノード電位がVTを越えるとホト
サイリスタがオンしにくくなり、実質的にdV/dt
が高くなる。この方式はMOSFETのゲートに
数百Vの高電圧が印加されることになるため、
高電圧に耐えるMOSFETが要求されて作成時
に特別な工程が必要となる。 Now consider a photothyristor represented by transistors Q 1 and Q 3 . Photothyristor Q 1 , Q 3
MOSFETQ 6 is connected in parallel to the gate resistance R G1 , and the gate potential of MOSFETQ 6 is
Connected to the base of Q3 . Therefore, the anode potential of photothyristors Q 1 and Q 3 is
When the threshold voltage V T of MOSFETQ 6 is exceeded,
MOSFETQ 6 turns on and reduces the gate resistance of the photothyristor. It has a so-called zero-crossing function, and when the anode potential exceeds V T , it becomes difficult for the photothyristor to turn on, and dV/dt substantially increases. In this method, a high voltage of several hundred V is applied to the gate of the MOSFET, so
MOSFETs that can withstand high voltages are required, and special processes are required when creating them.
そこで本発明は上記のような複雑な工程を用い
ずに(dV/dt)Mを改善して急峻な印加電圧による誤
動作を防止したホトサイリスタを提供する。 Therefore, the present invention provides a photothyristor that improves (dV/dt) M and prevents malfunctions due to steeply applied voltages without using the above-described complicated process.
本発明を要約すれば縦型ホトサイリスタにおい
て、熱処理等により前述の従来方法(1)とは逆に
PNPトランジスタのhFE及び光感度を大きくし、
かつゲート抵抗を小さくし、更には抵抗をホトサ
イリスタと同一チツプに作り込むことにより達成
できる。 To summarize the present invention, in a vertical photothyristor, heat treatment, etc. is used to reverse the conventional method (1) described above.
Increase h FE and photosensitivity of PNP transistor,
This can also be achieved by reducing the gate resistance and further by incorporating the resistance into the same chip as the photothyristor.
以下実施例を挙げて本発明を詳細に説明する。
第6図は本発明による縦型ホトサイリスタの構造
である。 The present invention will be explained in detail below with reference to Examples.
FIG. 6 shows the structure of a vertical photothyristor according to the present invention.
同図において、1はN型半導体基板で、通常20
〜50Ω・cmの比抵抗で200μ程度の厚さをもつたシ
リコンが用いられる。2はN型半導体基板1の両
面より、ボロンはガリウム等のP型不純物を約
100μ拡散し、N型基板1を貫通分離し、さらに
裏面全面にP型不純物を再度拡散して作成された
アノードである。3は基板主表面より基板1中へ
P型不純物ボロンを5〜60μ拡散することによつ
て形成したゲートであり、一般にはアノードの裏
面全面拡散と同時に作成される(拡散深さは耐
圧、hFEにより変化し得る)。4は上記ゲート3の
中にN型不純物リンを拡散して形成したカソード
である。深さは一般に2〜20μ程度である。拡散
によつて上記各領域が作成された半導体基板の主
表面は絶縁膜5で被われ、絶縁膜5として一般的
にはSiO2が用いられる。上記各領域にはそれぞ
れアノード電極6、ゲート電極7、カソード電極
8がAl等の金属によつて形成される。 In the figure, 1 is an N-type semiconductor substrate, usually 20
Silicon with a resistivity of ~50Ω·cm and a thickness of about 200μ is used. 2, from both sides of the N-type semiconductor substrate 1, boron contains approximately P-type impurities such as gallium.
The anode was created by diffusing 100μ, separating the N-type substrate 1 through it, and then diffusing P-type impurities over the entire back surface again. 3 is a gate formed by diffusing 5 to 60 μm of P-type impurity boron into the substrate 1 from the main surface of the substrate, and is generally created at the same time as the entire back surface diffusion of the anode (diffusion depth is the withstand voltage, h (may vary depending on FE ). Reference numeral 4 denotes a cathode formed by diffusing N-type impurity phosphorus into the gate 3. The depth is generally about 2 to 20 microns. The main surface of the semiconductor substrate on which the above regions are formed by diffusion is covered with an insulating film 5, and SiO 2 is generally used as the insulating film 5. In each of the above regions, an anode electrode 6, a gate electrode 7, and a cathode electrode 8 are formed of metal such as Al.
断面構造は上述のように従来の縦型ホトサイリ
スタと同じ構造をもつが、(dV/dt)Mを大きくする
ためこの実施例によるホトサイリスタは、ホトサ
イリスタに含まれるPNPトランジスタのhFEを大
きく且つゲート抵抗を小さくしたものである。即
ちこのようなhFE及びゲート抵抗の特性は通常ト
ランジスタのベース領域のライフタイムを大きく
することによつて得られ、熱処理を施こすことに
よつて特性が得られる。 As mentioned above, the cross-sectional structure is the same as that of the conventional vertical photothyristor, but in order to increase (dV/dt) M , the photothyristor according to this embodiment has a large h FE of the PNP transistor included in the photothyristor. Moreover, the gate resistance is reduced. That is, such characteristics of h FE and gate resistance are usually obtained by increasing the lifetime of the base region of the transistor, and are obtained by performing heat treatment.
1例として、カソード領域4の拡散終了後900
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜3倍改善される。この場合、一般のホ
トサイリスタの表面はSiO2で保護されており、
酸素雰囲気中で熱処理するとNPNトランジスタ
のhFEは大幅に劣化する。従つてSiO2膜を一度剥
離する等別の工程追加が必要となる又、無転位拡
散技術や不純物濃度の最適化等他の方法を用いて
もよい。 As an example, after the completion of diffusion of cathode region 4, 900
When heat treated in ℃ N2 , the PNP transistor
h FE is improved by 1.5-3 times. In this case, the surface of a typical photothyristor is protected with SiO2 ,
Heat treatment in an oxygen atmosphere significantly degrades the h FE of NPN transistors. Therefore, it is necessary to add another process such as once removing the SiO 2 film, and other methods such as dislocation-free diffusion technology and optimization of impurity concentration may also be used.
上記、縦型ホトサイリスタの構造において、熱
処理等によつて、PNPトランジスタのhFEを変化
させた場合第1図に示すホトサイリスタカプラに
おいてホトサイリスタをオフからオン状態へ移行
させるに必要な発光ダイオードの順方向電流の最
小値(最小トリガ電流:IFT)と臨界オフ電圧上
昇率(dV/dt)Mの関係を第7図に示す。図中に示す
hFEの値は、それぞれの素子において、VCEを5V
に設定してコレクタ電流を変化した場合のhFEの
ピークの値を示す。 In the vertical photothyristor structure described above, when the h FE of the PNP transistor is changed by heat treatment, etc., the light emitting diode required to transition the photothyristor from OFF to ON state in the photothyristor coupler shown in Figure 1 is Figure 7 shows the relationship between the minimum value of the forward current (minimum trigger current: I FT ) and the rate of increase in critical off-voltage (dV/dt) M. The value of h FE shown in the figure is calculated by setting V CE to 5V for each element.
The peak value of h FE is shown when the collector current is changed by setting .
第7図の直線Aはゲート抵抗RGを20KΩに固定
(NPNトランジスタのhFEも固定)した場合に、
PNPトランジスタのhFEを0.5、1.0、2.5、5に順
次変化させたときのIFTと(dV/dt)Mとの関係を示
す。直線Aは比較的緩やかな勾配をもち、IFTに
対する(dV/dt)Mの変化が小さいことを示す。 Straight line A in Figure 7 shows when the gate resistance R G is fixed at 20KΩ (h FE of the NPN transistor is also fixed).
The relationship between I FT and (dV/dt) M is shown when the h FE of the PNP transistor is sequentially changed to 0.5, 1.0, 2.5, and 5. Straight line A has a relatively gentle slope, indicating that the change in (dV/dt) M with respect to I FT is small.
次にPNPトランジスタのhFEを一定(NPNトラ
ンジスタのhFEも一定)にし、ゲート抵抗RGを変
化させた場合のIFTと(dV/dt)Mとの関係を直線B5
に示す。直線B5はPNPトランジスタのhFEを5に
設定した場合で、従つて直線A上のhFE=5の点
を通る直線となる。hFEを2.5、1.0、0.5と変化さ
せた場合には、直線A上の各hFEの点を通つて直
線B5とほぼ平行な直線で表わす変化を示す。直
線B5から判るようにゲート抵抗を変化させた場
合、IFTに対して(dV/dt)Mの変化が非常に大きい。 Next, a straight line B5 shows the relationship between I FT and (dV/dt) M when the h FE of the PNP transistor is kept constant (the h FE of the NPN transistor is also constant) and the gate resistance R G is varied. Straight line B 5 is a straight line when h FE of the PNP transistor is set to 5, and therefore passes through the point h FE =5 on straight line A. When h FE is changed to 2.5, 1.0, and 0.5, the change is represented by a straight line that passes through each h FE point on straight line A and is approximately parallel to straight line B 5 . As can be seen from the straight line B5 , when the gate resistance is changed, the change in (dV/dt) M is very large with respect to I FT .
従来のホトサイリスタは、hFE=0.1〜1.0、RG=
20KΩであり、今、発光ダイオードの最小トリガ
電流IFTとして5mA必要とされるものとすると、
第7図の直線AよりRG=20KΩ、hFE=0.5の場合
で(dV/dt)Mは7V/μsecであるが、本発明によれ
ば直線B5から440V/μsecとなり63倍の改善が得
られる。またIFTを10mAに選べば300倍も
(dV/dt)Mを大きくすることができる。PNPトラン
ジスタのhFEが更に大きくなると効果は更に一層
顕著になる。 Conventional photothyristor has h FE = 0.1 to 1.0, R G =
Assuming that the current is 20KΩ and that 5mA is required as the minimum trigger current I FT of the light emitting diode,
From straight line A in Figure 7, when R G = 20 KΩ and h FE = 0.5, (dV/dt) M is 7 V/μsec, but according to the present invention, from straight line B 5 , it becomes 440 V/μsec, an improvement of 63 times. is obtained. Furthermore, if I FT is selected to be 10 mA, M can be increased by 300 times (dV/dt). The effect becomes even more pronounced as the h FE of the PNP transistor becomes larger.
なお、一般にNPNトランジスタのhFEはPゲー
トに抵抗を接続する関係上、その平均電流増幅率
はPNPトランジスタより大きいものであり、こ
こでは平均的なhFEとして約5のものを用いてい
る。 Generally, the average current amplification factor of the h FE of an NPN transistor is larger than that of a PNP transistor because a resistor is connected to the P gate, and here, a value of about 5 is used as the average h FE .
従来のホトサイリスタではhFE=0.1〜1.0、RG=
20KΩ程度で使用されているが、本発明において
は上述のようにhFEが大きく、RGが小さい方が望
ましい。 In conventional photothyristors, h FE = 0.1 to 1.0, R G =
Although it is used at about 20KΩ, in the present invention, as mentioned above, it is desirable that h FE be large and R G be small.
すなわち、従来のホトサイリスタではhEF=0.1
〜1.0の範囲で、かつRGを最小とした場合も20KΩ
までであり、第7図より明らかなように、ほぼ2
mA〜10mAの間の最小トリガ電流IFTに対して、
(dV/dt)Mは約4v/μsec〜10v/μsecの範囲である。 In other words, in the conventional photothyristor, h EF =0.1
20KΩ in the range of ~1.0 and with R G at the minimum
As is clear from Figure 7, it is approximately 2
For a minimum trigger current I FT between mA and 10mA,
(dV/dt) M ranges from approximately 4v/μsec to 10v/μsec.
これに対して、本発明はhFEを1.0より大きく
し、かつRGを20KΩより小さくするものであり、
同じ2mA〜10mAの範囲の最小トリガ電流IFT
に対しては、hFE=1.0の場合、(dV/dt)Mは第7図の
直線A上のhFE=1.0の点を通る直線B5とほぼ平行
な直線上を変化することとなり、本発明の場合こ
の直線より上方に位置して、それぞれの最小トリ
ガ電流IFTに対する(dV/dt)Mを飛躍的に大きくで
きる。また本発明は最小トリガ電流IFTを従来の
2mA以下とすることも容易であり、かつこれら
の最小トリガ電流IFTに対して改善された(dV/dt)M
が得られる。 In contrast, the present invention makes h FE larger than 1.0 and R G smaller than 20KΩ,
Minimum trigger current I FT in the same 2mA to 10mA range
For h FE = 1.0, (dV/dt) M changes on a straight line that is almost parallel to the straight line B 5 passing through the point h FE = 1.0 on straight line A in Figure 7, In the case of the present invention, by being located above this straight line, (dV/dt) M for each minimum trigger current I FT can be dramatically increased. Furthermore, the present invention can easily reduce the minimum trigger current I FT to 2 mA or less compared to the conventional one, and can obtain an improved (dV/dt) M with respect to these minimum trigger currents I FT .
本発明による、dV/dt値の大幅な改善は以下のよ うに説明される。 The significant improvement in dV/dt value by the present invention is as follows. It is explained in detail.
まず、ホトサイリスタにおいてPNPトランジ
スタ部分の応答を考える。トランジスタの応答
は、次式で表わされる。 First, consider the response of the PNP transistor part of the photothyristor. The response of the transistor is expressed by the following equation.
tPNP=hFE×tD (3)
tDはPNPトランジスタの構造等により、決定さ
れる値である。一般的にhFEを大きくすると応答
は遅くなり、急峻な信号に追随できなくなる。 t PNP = h FE × t D (3) t D is a value determined depending on the structure of the PNP transistor, etc. In general, increasing hFE slows down the response and makes it impossible to follow steep signals.
次にゲート抵抗の効果を考える。第8図のホト
サイリスタ等価回路においてホトサイリスタのゲ
ートPG、カソードK間にゲート抵抗RGを接続し
た場合を考える。式(1)、(2)に基づく変位電流は、
まずゲート抵抗RGに流れ、ゲートの電位は次式
となる。 Next, consider the effect of gate resistance. Consider the case where a gate resistor RG is connected between the gate PG and cathode K of the photothyristor in the photothyristor equivalent circuit shown in FIG. The displacement current based on equations (1) and (2) is
First, it flows through the gate resistor R G , and the gate potential is given by the following equation.
VG=iDRG≒CRGdV/dt (4)
上記VGの値がサイリスタの活性電圧VGB以上に
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗を小さくすると臨界オフ電圧上昇率は大
きくなる。 V G =i D R G ≈CR G dV/dt (4) When the value of V G above becomes equal to or higher than the activation voltage V GB of the thyristor, the thyristor is turned on. Therefore, if the gate resistance is decreased, the rate of increase in the critical off-voltage increases.
ところで、dV/dtによる変位電流は過渡現象であ
る。このため上記2つの効果は相乗効果が期待で
きる。このようにPNPトランジスタのhFEを大き
くし、かつゲート抵抗を小さくすることにより
(dV/dt)M値を大幅に改善できる。 By the way, the displacement current due to dV/dt is a transient phenomenon. Therefore, the above two effects can be expected to have a synergistic effect. In this way, by increasing the h FE of the PNP transistor and decreasing the gate resistance, the (dV/dt) M value can be significantly improved.
又、PNPトランジスタのhFEを大きくする方法
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、(dV/dt)M値の改善
効果をさらに高める。一般に上述のように900℃
にてN2中にてアニールすると光感度は約20〜30
%改善される。 Furthermore, the method of increasing h FE of a PNP transistor generally has the effect of increasing photosensitivity. This has the effect of reducing I FT , further increasing the effect of improving the (dV/dt) M value. Generally 900℃ as mentioned above
When annealed in N2 , the photosensitivity is approximately 20-30.
% improved.
さらに、上記ゲート抵抗RGは容易にホトサイ
リスタ本体と1チツプ化できる。第9図に1例を
示す。9は基板1の中にP型不純物ボロンを拡散
して作成する抵抗であり、抵抗の一端はゲート部
4と重ねて作成し、他方は電極10により、カソ
ード電極8と接続する。 Furthermore, the gate resistor RG can be easily integrated into a single chip with the photothyristor body. An example is shown in FIG. Reference numeral 9 denotes a resistor made by diffusing P-type impurity boron into the substrate 1. One end of the resistor is made to overlap the gate portion 4, and the other end is connected to the cathode electrode 8 through an electrode 10.
同一抵抗値を用いて外付抵抗をもつ構造と抵抗
内蔵した構造とを比較すると、抵抗内蔵の方が
(dV/dt)M値は2〜3倍大きくなる。これはdV/dtの
過渡現象は分布関数として考える必要があり、ゲ
ート抵抗をホトサイリスタに近づけて設置するこ
との必要を意味する。この効果により、本発明を
さらに改善できる。 When comparing a structure with an external resistor and a structure with a built-in resistor using the same resistance value, the (dV/dt) M value of the built-in resistor is two to three times larger. This means that the dV/dt transient phenomenon needs to be considered as a distribution function, and the gate resistor needs to be installed close to the photothyristor. This effect allows further improvement of the present invention.
ところで、一チツプ化した場合発光ダイオード
による光照射により半導体中に電子正孔が発生
し、伝導度変調により、ゲート抵抗値が変化す
る。1例としてRG=20KΩの場合、発光ダイオー
ドに10mA流すと、抵抗は20%低下し、IFTは大
きくなるが、本発明によるとゲート抵抗値を大幅
に小さくでき、実質上抵抗変化は無視できる。
又、抵抗値が小さくできるため、チツプ面積も小
さくできる。 By the way, when integrated into a single chip, electron holes are generated in the semiconductor by light irradiation from a light emitting diode, and the gate resistance value changes due to conductivity modulation. As an example, when R G = 20KΩ, when 10mA flows through the light emitting diode, the resistance decreases by 20% and I FT increases, but according to the present invention, the gate resistance value can be significantly reduced, and the resistance change can be virtually ignored. can.
Furthermore, since the resistance value can be reduced, the chip area can also be reduced.
また第9図において、11で示すように抵抗部
分9をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。 Further, in FIG. 9, if the resistance portion 9 is covered with Al as shown by 11, the change in gate resistance due to light becomes even smaller.
以上のように、本発明によれば縦型ホトサイリ
スタにおいてdV/dt値を非常に大きくでき、外付部
品の不要なホトサイリスタカプラを作ることがで
きる。 As described above, according to the present invention, the dV/dt value can be made very large in a vertical photothyristor, and a photothyristor coupler that does not require external components can be manufactured.
本発明はホトサイリスタカプラについて説明し
たが、ホトサイリスタそのものの改善である。第
6図、第9図に示した構造に限るものではなく、
増幅ゲート型ホトサイリスタ、一般のサイリスタ
にも適用できる。 Although the present invention has been described with respect to a photothyristor coupler, it is an improvement on the photothyristor itself. It is not limited to the structure shown in FIGS. 6 and 9,
It can also be applied to amplification gate type photothyristors and general thyristors.
第1図は光結合されたホトサイリスタを示す
図、第2図はホトサイリスタの等価回路図、第3
図は従来の改良型光結合ホトサイリスタを示す
図、第4図及び第5図は従来の他の改良型ホトサ
イリスタの等価回路図、第6図は本発明による縦
型ホトサイリスタの断面図、第7図は本発明によ
るホトサイリスタの動作を説明するための
(dV/dt)−IFTの関係を示す特性図、第8図は本発
明によるホトサイリスタの動作を説明するための
等価回路図、第9図は本発明による他の実施例の
断面図である。
GL:発光ダイオード、PT:ホトサイリスタ、
RG:ゲート抵抗。
Figure 1 is a diagram showing an optically coupled photothyristor, Figure 2 is an equivalent circuit diagram of a photothyristor, and Figure 3 is a diagram showing an optically coupled photothyristor.
The figure shows a conventional improved optically coupled photothyristor, FIGS. 4 and 5 are equivalent circuit diagrams of other conventional improved photothyristors, and FIG. 6 is a sectional view of a vertical photothyristor according to the present invention. FIG. 7 is a characteristic diagram showing the relationship between (dV/dt)-I FT for explaining the operation of the photothyristor according to the present invention, and FIG. 8 is an equivalent circuit diagram for explaining the operation of the photothyristor according to the present invention. , FIG. 9 is a sectional view of another embodiment according to the present invention. GL: Light emitting diode, PT: Photothyristor,
R G : Gate resistance.
Claims (1)
リスタにおいて、ホトサイリスタに含まれた
PNPトランジスタのhFEを1.0より大きくし、かつ
Pゲートに接続された抵抗を20KΩより小さくし
て、ホトサイリスタの最小トリガ電流との関連に
おいてホトサイリスタの臨界オフ電圧上昇率を改
善したことを特徴とする半導体装置。 2 前記ゲートに接続された抵抗はホトサイリス
タと同一チツプ内に一体に形成されてなることを
特徴とする特許請求の範囲第1項記載の半導体装
置。[Claims] 1. In a vertical photothyristor having a PNPN laminated structure,
The feature is that the h FE of the PNP transistor is made larger than 1.0, and the resistance connected to the P gate is made smaller than 20KΩ, thereby improving the critical off-voltage rise rate of the photothyristor in relation to the minimum trigger current of the photothyristor. semiconductor device. 2. The semiconductor device according to claim 1, wherein the resistor connected to the gate is integrally formed in the same chip as the photothyristor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (en) | 1981-09-30 | 1981-09-30 | semiconductor equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (en) | 1981-09-30 | 1981-09-30 | semiconductor equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857747A JPS5857747A (en) | 1983-04-06 |
| JPH0337745B2 true JPH0337745B2 (en) | 1991-06-06 |
Family
ID=15643309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157152A Granted JPS5857747A (en) | 1981-09-30 | 1981-09-30 | semiconductor equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857747A (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860589A (en) * | 1971-11-29 | 1973-08-24 | ||
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1981
- 1981-09-30 JP JP56157152A patent/JPS5857747A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857747A (en) | 1983-04-06 |
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