JPS5857747A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPS5857747A JPS5857747A JP56157152A JP15715281A JPS5857747A JP S5857747 A JPS5857747 A JP S5857747A JP 56157152 A JP56157152 A JP 56157152A JP 15715281 A JP15715281 A JP 15715281A JP S5857747 A JPS5857747 A JP S5857747A
- Authority
- JP
- Japan
- Prior art keywords
- photothyristor
- hfe
- gate
- improved
- photo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Thyristors (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はホトサイリスタに関し、特に発光ダイオードと
組み合せて光結合半導体装置として利用し得る半導体装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a photothyristor, and more particularly to a semiconductor device that can be used as an optically coupled semiconductor device in combination with a light emitting diode.
従来から第1図に示すように、入力側に発光ダイオード
GL、出力側にホトサイリスタPTを用いて、ワンパッ
ケージにしたホトサイリスタカプラが実用化されている
。このようなホトサイリスクカプラは電磁リレーに比べ
て、■入出力間の絶縁性が極めて良い、■動作速度が早
い、■寿命が長い、■ノイズの発生が少ない、■外部磁
界の影響がない、■小型である等の畏所があり、各種機
器の電子回路化が進むにつれて、信号伝達系のアイソレ
ーションやACコントロー/&等、広い分野で利用され
ている。Conventionally, as shown in FIG. 1, a photothyristor coupler that uses a light emitting diode GL on the input side and a photothyristor PT on the output side in a single package has been put into practical use. Compared to electromagnetic relays, this type of photosilic coupler has the following characteristics: ■Extremely good insulation between input and output, ■Fast operating speed, ■Long life, ■Less noise generation, and ■No influence from external magnetic fields. ,■ They have advantages such as their small size, and as the use of electronic circuits in various devices progresses, they are used in a wide range of fields such as isolation of signal transmission systems and AC controllers.
しかし、上記ホトサイリスタはアノードA・カソードに
間に急峻な電圧が印加されると、ホトサイリスタ本来の
ブレークオーバー電圧よりも低い電圧でオン状軸となる
。この現象は急峻な立上り電r:F:、(”/、、 )
が印加されると、第2図のホトサイリスタ等価回路図に
示すように容量CO(接合容量等)を通して次式で示す
変位電流IDが流れることによる。However, when a steep voltage is applied between the anode A and the cathode of the photothyristor, the photothyristor turns on at a voltage lower than the original breakover voltage of the photothyristor. This phenomenon is caused by a steep rising voltage r:F:, (”/,, )
is applied, a displacement current ID expressed by the following equation flows through the capacitor CO (junction capacitor, etc.) as shown in the photothyristor equivalent circuit diagram of FIG.
; D−dZ、 =4(CoZ、’==c odZ、
十vdcH,(1)ここで、Coニ一定と仮定すると(
1)式は更に次のようになる。; D−dZ, =4(CoZ,'==codZ,
10vdcH, (1) Here, assuming that Co is constant (
1) Equation further becomes as follows.
1=Codv/d、(2)
D
この結果s ”Atの値が大きいとホトサイリスタはオ
ン状態となる。このような現象を起こさない最大の立上
り電圧(d′i/dt)Mの値を臨界オフ電圧上昇率と
いう。1=Codv/d, (2) D As a result, if the value of s"At is large, the photothyristor will be in the on state. Find the value of the maximum rising voltage (d'i/dt)M that does not cause this phenomenon. This is called the critical off-voltage rise rate.
そこで、実際にホトサイリスタカプラを使用する場合に
は、第3図に示すように、ホトサイリスタのゲートPG
とカソードにの間に、抵抗R6とコンデンサCG を接
続し、急峻な電圧が印加された場合の誤動作を防止して
いるところで、実際の回路を設計する上で、抵抗、コン
デンサを外付けすることは取付場所、コストアップの点
より大変不便である。Therefore, when actually using the photothyristor coupler, as shown in Figure 3, the photothyristor gate PG
A resistor R6 and a capacitor CG are connected between the terminal and the cathode to prevent malfunction when a steep voltage is applied. However, when designing the actual circuit, it is necessary to connect the resistor and capacitor externally. This is extremely inconvenient due to the installation location and increased cost.
本発明は、上記従来のホトサイリスタカプラにおける問
題点に鑑みてな・されたもので、外付部品の不用なホト
サイリスタカプラに関するものである。The present invention has been made in view of the problems with the conventional photothyristor couplers described above, and relates to a photothyristor coupler that does not require external components.
処でホトサイリスタの急峻な立上り電圧d−1による誤
動作の改善については従来から種々報告祭れているが、
(d’/’at)M[を大きくするには、主として次の
方法が知られている。Various reports have been published regarding the improvement of malfunction caused by the steep rise voltage d-1 of photothyristors.
The following methods are mainly known for increasing (d'/'at)M[.
(1)PNP)ランリスタのhFEを小さくスる。(1) PNP) Reduce the hFE of the run lister.
(2)ゲート抵抗R6を小さくする。(2) Reduce gate resistance R6.
しかし上記のような方法によって(d%t)Mを大きく
した場合、最小トリウヤ電流’FTが大きくなり、実用
上問題である。そこで、”” )M (!: IFT
全同時に解決するために、次の(3)及び(4)に掲げ
る2つの方式が提案されている。However, when (d%t)M is increased by the method described above, the minimum Triuer current 'FT becomes large, which is a practical problem. Therefore, “” )M (!: IFT
In order to solve all problems simultaneously, the following two methods (3) and (4) have been proposed.
(3) ゲート抵抗をトランジスタで制御する方式ゲ
ート抵抗R6をトランジスタQ、及びQ2で制御する回
路例を第4図に示す。この回路において急峻な電圧を印
加した場合、変位電流の一部は) −y ン) スタQ
1 ノヘースに印加され、トランジスタQ1をオンと
し、(dV/dt)M値を上げる。光を照射した時はホ
トトランジスタQ2 ’にオントシ、Qlはオフとなり
IFTは小さく保てる。(3) Method of controlling gate resistance with transistors FIG. 4 shows an example of a circuit in which gate resistance R6 is controlled with transistors Q and Q2. When a steep voltage is applied in this circuit, part of the displacement current is ) -y n) Star Q
1 is applied to the current level, turns on the transistor Q1, and increases the M value by (dV/dt). When light is irradiated, phototransistor Q2' is turned on, Ql is turned off, and IFT can be kept small.
しかし上記第4図の回路を1チツプ化するには誘電分離
技術が必要で工程が複雑になるという問題がある。However, there is a problem in that dielectric isolation technology is required to make the circuit shown in FIG. 4 into one chip, which complicates the process.
(4)ゲート抵抗をMOS FETで制御する方式。(4) A method of controlling gate resistance with MOS FET.
この方式の回路例を第5図に示す。ただしホトサイリス
タはQl、 Qs及びQ2− Qlの2組が逆並列に接
続されている。動作原理は次のとおりである。An example of a circuit using this method is shown in FIG. However, in the photothyristor, two sets of Ql, Qs and Q2-Ql are connected in antiparallel. The operating principle is as follows.
今、トランジスタQ+ 、Qs で表わされるホトサイ
リスタを考える。ホトサイリスタQ+ 、Qsのゲート
抵抗R61に並列にMO5FETQ6を接続し、M−O
S F E T Qsのゲート電位はトランジスタQ3
のベースに接続されている。このため、ホトサイリスタ
Q1.Q3のアノード電位がMO5FETQa のしき
い値電圧V。を越えるとMO5FETQ、がオン状態と
なりホトサイリスタのゲート抵抗を小さくする。いわゆ
る零交差機能をもち、アノード電位がvl を越えると
ホトサイリスタがオンしに〈〈なり、実質的にdVdt
が高くなる。Now consider a photothyristor represented by transistors Q+ and Qs. MO5FETQ6 is connected in parallel to the gate resistance R61 of photothyristor Q+, Qs, and M-O
The gate potential of S F E T Qs is the transistor Q3
connected to the base of. For this reason, photothyristor Q1. The anode potential of Q3 is the threshold voltage V of MO5FETQa. When the value exceeds 0, MO5FETQ is turned on and the gate resistance of the photothyristor is reduced. It has a so-called zero-crossing function, and when the anode potential exceeds vl, the photothyristor turns on, and in effect the dVdt
becomes higher.
この方式はMOSFETのゲートに数百Vの高電圧が印
加されることになるため、高電圧に耐えるMOSFET
が要求されて作成時に特別な工程が必要となる。In this method, a high voltage of several hundred V is applied to the gate of the MOSFET, so the MOSFET can withstand high voltage.
is required and requires a special process during creation.
そこで本発明は上記のような複雑な工程を用いずに(d
V/dt)Mを改善して急峻な印加電圧による誤動作を
防止したホトサイリスタを提供する。Therefore, the present invention does not use the above-mentioned complicated steps (d
Provided is a photothyristor which has improved V/dt)M and prevents malfunctions due to steeply applied voltages.
本発明を要約すれば縦型ホトサイリスタにおいて、熱処
理等により前述の従来方法(1)とは逆にPNP )ラ
ンリスタのhFE及び光感度を大きくし、かつゲート抵
抗を小さくし、更には抵抗をホトサイリスタと同一チッ
プに作り込むことにより達成できる。To summarize the present invention, in a vertical photothyristor, contrary to the conventional method (1) described above, the hFE and photosensitivity of the PNP (PNP) run thyristor are increased, the gate resistance is decreased, and the resistance is reduced by photothyristor. This can be achieved by incorporating the thyristor into the same chip.
以下実施例を挙げて本発明の詳細な説明する。The present invention will be described in detail below with reference to Examples.
第6図は本発明による縦型ホトサイリスタの構造である
。FIG. 6 shows the structure of a vertical photothyristor according to the present invention.
同図において、1はN型半導体基板で、通常20〜50
Ω・Gの比抵抗で200μ程度の厚さをもったシリコン
が用いられる。2はN型半導体基板1の両面より、ポロ
ンスはガリウム等のP型不純物を約100μ拡散し、N
型基板1を貫通分離し、さらに裏面全面にP型不純物を
再度拡散して作成されたアノードである。3は基板主表
面より基板1中へP型不純物ポロンを5〜60μ拡散す
ることによって形成したゲートであり、一般にはアノ−
ドの裏面全面拡散と同時に作成される(拡散愛さけ耐圧
、hFEにより変化し得る)。4は上記ゲート3の中に
N型不純物リンを拡散して形成したカソードである。深
さは一般に2〜20μ程度である。拡散によって上記各
領域が作成された半導体基板の主表面は絶縁膜5で被わ
れ、絶縁@5として一般的には5i02が用いられる。In the figure, 1 is an N-type semiconductor substrate, usually 20 to 50
Silicon having a specific resistance of Ω·G and a thickness of about 200 μm is used. 2, Porons diffuses about 100μ of P-type impurities such as gallium from both sides of the N-type semiconductor substrate 1, and
This anode was created by separating the type substrate 1 through and through it, and further diffusing P-type impurities over the entire back surface. 3 is a gate formed by diffusing 5 to 60μ of P-type impurity poron into the substrate 1 from the main surface of the substrate, and is generally an anode.
It is created at the same time as the diffusion on the entire back surface of the board (diffusion resistance pressure, which may vary depending on hFE). Reference numeral 4 denotes a cathode formed by diffusing N-type impurity phosphorus into the gate 3. The depth is generally about 2 to 20 microns. The main surface of the semiconductor substrate on which the above regions are formed by diffusion is covered with an insulating film 5, and 5i02 is generally used as the insulating film 5.
上記各領域にはそれぞれアノード電極6.ゲート電極7
、カソード電極8がA4等の金属によって形成される。Each of the above regions has an anode electrode 6. Gate electrode 7
, the cathode electrode 8 is made of metal such as A4.
断面構造は上述のように従来の縦型ホトサイリスタと同
じ構造をもつが、(dVdt)Mを大きくするためこの
実施例によるホトサイリスタは、ホトサイリスタに含ま
れるPNP)ランリスクのhFEヲ大きく且つゲート抵
抗を小さくしたものである。As mentioned above, the cross-sectional structure is the same as that of the conventional vertical photothyristor, but in order to increase (dVdt)M, the photothyristor according to this embodiment has a large hFE of the PNP) run risk included in the photothyristor. The gate resistance is reduced.
即ちこのようなhFE及びゲート抵抗の特性は通常トラ
ンジスタのベース領域のライフタイムを大きくすること
によって得られ、熱処理を施こすことによって特性が得
られる。That is, such hFE and gate resistance characteristics are usually obtained by increasing the lifetime of the base region of the transistor, and are obtained by performing heat treatment.
1例として、カソード領域4の拡散終了後900℃N2
中にて熱処理すると、PNP)ランリスクのhFEは1
.5〜3倍改善される。この場合、一般のホトサイリス
タは表面を5i02で保護されており、酸素雰囲剣中で
熱処理するとNPN l−ランリスクのhFEは大幅に
劣化する。従ってSO2膜を一度剥離する等別の工程追
加が必要となる。又、無転位拡散技術や不純物濃度の最
適化等他の方法を用いてもよい。As an example, after the diffusion of the cathode region 4 is completed, the temperature is 900°C N2.
When heat-treated inside, the hFE of PNP) run risk is 1
.. Improved by 5-3 times. In this case, the surface of a general photothyristor is protected with 5i02, and when it is heat-treated in an oxygen atmosphere, the hFE of the NPN l-run risk is significantly degraded. Therefore, it is necessary to add another process such as once removing the SO2 film. Other methods such as dislocation-free diffusion technology and optimization of impurity concentration may also be used.
上記、縦型ホトサイリスクの構造において、熱処理等に
よって、PNP l−ランシスタのhFEヲ変化させた
場合第1図に示すホトサイリスタカプラにおいてホトサ
イリスタをオフからオン状態へ移行させるに必要な発光
ダイオードの順方向電流の最小値(最小トリガ電流:
I、、) と臨界オフ電圧上昇率”/a tの関係を
第7図に示す。図中に示すhFEO値は、それぞれの素
子において−”CEを5vに設定してコレクタ電流を変
化した場合のhFEのピークの値を示す。In the structure of the vertical photothyristor described above, when the hFE of the PNP l-lancistor is changed by heat treatment etc., the order of light emitting diodes required to shift the photothyristor from OFF to ON state in the photothyristor coupler shown in Fig. 1 is changed. Minimum value of directional current (minimum trigger current:
Figure 7 shows the relationship between I,,) and the critical off-voltage rise rate "/a t." The peak value of hFE is shown.
第7図の直線Aはゲート抵抗R6を20にΩに固定(N
PN l−ランジス!のhFEも固定)した場合に、P
NP )ランリスクのhFEを0.5. 1.Q。Straight line A in Figure 7 shows the gate resistance R6 fixed at 20Ω (N
PN l-ranjis! hFE is also fixed), P
NP) Run risk hFE of 0.5. 1. Q.
2.5.5に順次変化させたときのIFTと(dot)
、との関係を示す。直線Aは比較的緩やかな勾配をもち
、IFTに対する(dVdt)Mの変化が小さいことを
示す。IFT and (dot) when sequentially changed to 2.5.5
, shows the relationship with . Straight line A has a relatively gentle slope, indicating that the change in (dVdt)M with respect to IFT is small.
次にPNP)ランリスクのbFEを一定(NPNトラン
ジスタの昨、も一定)にし、ゲート抵勢R6を変化させ
た場合のIF□と(dv/dt)Mとの関係を直線B5
に示す。直線B5はPNP)ランリスクのhFE”5
に設定した場合で、従って直線A上のhFEw5の点を
通る直線となる。IIFEt 2.5.1.0゜0.5
と変化させた場合には、直線A上の各bFEQ点を通っ
て直線B5 と#1ぼ平行な直線で表わす変化を示す。Next, the relationship between IF□ and (dv/dt)M when the bFE of the PNP) run risk is constant (the value of the NPN transistor is also constant) and the gate resistance R6 is changed is expressed by the straight line B5.
Shown below. Straight line B5 is PNP) run risk hFE”5
Therefore, the straight line passes through the point hFEw5 on the straight line A. IIFEt 2.5.1.0゜0.5
, the change is represented by a straight line that passes through each bFEQ point on the straight line A and is almost parallel to the straight line B5.
直線B5から判るようにゲート抵抗を変化させた場合、
TPTに対して(d’/Jt)、の変化が非常に大きい
。As can be seen from straight line B5, when the gate resistance is changed,
The change in (d'/Jt) with respect to TPT is very large.
今ホトサイリヌタのPNP)ランリスクがhFE=5に
設定されているとすると、発光ダイオードの最小トリガ
電流1.が5mAである場合、従来の素子では(d″V
dt)Mは7v/l1secであるが、本発明によれば
直線B5から44”/&secとなり63倍の改善が得
られる。またIFTをIOmAに選べば300倍も(d
v/dt)Mを大きくすることができる。Now, assuming that the photocylinuta's PNP) run risk is set to hFE=5, the minimum trigger current of the light emitting diode is 1. is 5 mA, in the conventional device (d″V
dt) M is 7v/l1sec, but according to the present invention, it becomes 44"/&sec from the straight line B5, which is an improvement of 63 times. Also, if IFT is selected as IOmA, it is 300 times (dt)
v/dt)M can be increased.
PNP)ランリスクのhFEが更に大きくなると効果は
更に一層顕著になる。The effect becomes even more pronounced as the hFE of the PNP) run risk becomes even larger.
従来のホトサイリスタではり、、=O,1〜0.1゜R
6= 2 OKΩ程度で使用されているが、本発明にお
いては上述のようにh が大きく、R6が小E
さい方が望ましい。In the conventional photothyristor beam, =O, 1~0.1°R
Although it is used at approximately 6=2 OKΩ, in the present invention, as mentioned above, it is desirable that h is large and R6 is small.
本発明による、dVdt値の大幅な改善は以下のように
説明される。The significant improvement in dVdt values according to the present invention is explained as follows.
まず、ホトサイリスタにおいてPNP l−ランリスク
部分の応答を考える。トランジスタの応答は、次式で表
わされる。First, consider the response of the PNP l-run risk part in the photothyristor. The response of the transistor is expressed by the following equation.
tPNP = 11pHX tD(3)tDUPNP)
ランリスクの構造等により、決定される値である。一般
的にhFEを大きくすると応答は遅くなり、急峻な信号
に追随できなくなる。tPNP = 11pHX tD(3)tDUPNP)
This value is determined depending on the structure of run risk. Generally, when hFE is increased, the response becomes slower and it becomes impossible to follow steep signals.
次にゲート抵抗の効果を考える。第8図のホトサイリス
タ等価回路においてホトサイリスタのゲ−LPG、カソ
ードに間にゲート抵抗R6を接続した場合を考える。式
(1)、 (2)に基づく変位電流は、まずゲート抵抗
R6に流れ、ゲートの電位は次式%式%(4)
上記V。の値がサイリスタの活性電圧V6B以上になる
と、サイリスタはオン状態となる。そこでゲート抵抗を
小さくすると臨界オフ電圧上昇率は大きくなる。Next, consider the effect of gate resistance. Consider the case where a gate resistor R6 is connected between the gate LPG and the cathode of the photothyristor in the photothyristor equivalent circuit shown in FIG. The displacement current based on equations (1) and (2) first flows through the gate resistor R6, and the gate potential is expressed by the following equation (%) (4) above V. When the value becomes equal to or higher than the activation voltage V6B of the thyristor, the thyristor is turned on. Therefore, if the gate resistance is decreased, the rate of increase in the critical off-voltage increases.
ところで、〜tによる変位電流は過渡現象である。この
ため上記2つの効果は相乗効果が期待できる。このよう
にPNP)ランリスクのhFEを大きくし、かつゲート
琳抗を小さくすることにより(dVdt)M値を大幅に
改善できる。By the way, the displacement current due to ~t is a transient phenomenon. Therefore, the above two effects can be expected to have a synergistic effect. In this way, by increasing the hFE of the PNP run risk and decreasing the gate resistance, the M value (dVdt) can be significantly improved.
又、PNP )ランリスクのhFEを大きくする方法は
一般に光感度を大きくする効果を伴う。このためIFT
を小さくする効果があり、(dVdt)M値の改善効果
をさらに高める。一般に上述のように900℃にてN2
中にてアニールすると光感度は約20〜30%改善され
る。Furthermore, the method of increasing hFE of PNP) run risk is generally accompanied by the effect of increasing photosensitivity. For this reason, IFT
This has the effect of reducing the (dVdt)M value and further enhances the effect of improving the (dVdt)M value. Generally, N2 at 900°C as mentioned above.
When annealing inside the film, the photosensitivity is improved by about 20-30%.
さらに、上記ゲート抵抗R6は容易にホトサイリスタ本
体と1チツプ化できる。第9図に1例を示す。9は基板
1の中にP型不純物ポロンを拡散して作成する抵抗であ
り、抵抗の一端はゲート部4と重ねて作成し、−他方は
電極10により、カソード電極8と接続する。Furthermore, the gate resistor R6 can be easily integrated into a single chip with the photothyristor main body. An example is shown in FIG. Reference numeral 9 denotes a resistor made by diffusing P-type impurity poron into the substrate 1. One end of the resistor is made to overlap the gate part 4, and the other end is connected to the cathode electrode 8 by an electrode 10.
で
同一抵抗値を用いて外付抵抗をもつ構造と抵抗内蔵した
構造とを比較すると、抵抗内蔵の方が(dVdt)M値
は2〜3倍大きくなる。これは’%tの過渡現象は分布
関数として考える必要があり、ゲート抵抗をホトサイリ
スタに近づけて設置することの必要を意味する。この効
果により、本発明をさらに改善できる。When comparing a structure with an external resistor and a structure with a built-in resistor using the same resistance value, the M value (dVdt) of the built-in resistor is two to three times larger. This means that the transient phenomenon of '%t needs to be considered as a distribution function, and that the gate resistance needs to be installed close to the photothyristor. This effect allows further improvement of the present invention.
ところで、−チップ化した場合発光ダイオードによる光
照射により半導体中に電子正孔が発生し、伝導度変調に
より、ゲート抵抗値が変化する。1例としてR6= 2
0 KΩの場合、発光ダイオードに10mA流すと、抵
抗値は20%低下し、IFTは大きくなるが、本発明に
よるとゲート抵抗値を大幅に11\さくでき、実質上抵
抗変化は無視できる。By the way, when a chip is formed, electron holes are generated in the semiconductor by light irradiation from a light emitting diode, and the gate resistance value changes due to conductivity modulation. As an example R6=2
In the case of 0 KΩ, when 10 mA is applied to the light emitting diode, the resistance value decreases by 20% and the IFT increases, but according to the present invention, the gate resistance value can be significantly reduced by 11\, and the resistance change can be virtually ignored.
又、抵抗値が小さくできるため、チップ面積も小さくで
きる。Furthermore, since the resistance value can be reduced, the chip area can also be reduced.
また第9図において、11で示すように抵抗部分9をA
lでカバーすると、光によるゲート抵抗の変化はさらに
小さくなる。In addition, in FIG. 9, as shown by 11, the resistance portion 9 is
If the gate resistance is covered by 1, the change in gate resistance due to light becomes even smaller.
以上のように、本発明によれば縦型ホトサイリスタにお
いてdVdt値を非常に大きくでき、外付部品の不要な
ホトサイリスタカプラを作ることができる。As described above, according to the present invention, the dVdt value can be made very large in a vertical photothyristor, and a photothyristor coupler that does not require external components can be manufactured.
本発明はホトサイリスタカプラについて説明したが、ホ
トサイリスタそのものの1善である。第6図、第9図に
示した構造に限るものではなく、増幅ゲート型ホトサイ
リスタ、一般のサイリスタにも適用できる。Although the present invention has been described with respect to a photothyristor coupler, it is an advantage of the photothyristor itself. The present invention is not limited to the structures shown in FIGS. 6 and 9, but can also be applied to amplification gate type photothyristors and general thyristors.
第1図は光結合されたホトサイリスタを示す図、第2図
はホトサイリスタの等価回路図、第3図は従来の改良型
光結合ホトサイリスクを示す図、第4図及び第5図は従
来の他の改良型ホトサイリスクの等価回路図、第6図は
本発明による縦型ホトサイリスタの断面図、第7図は本
発明によるホトサイリスクの動作を説明するための(d
v/di)−I。
の関係を示す特性図、第8図は本発明によるホトサイリ
スクの動作を説明するだめの等価回路図、第9図は本発
明による他の実施例の断面図である。
GL二全発光ダイオード PT:ホトサイリフタR6:
ゲート抵抗
代理人 弁理士 福 士 愛 彦
第1図
A
に
第2図
に
第3図
第7図 ITT (mA)
に
第8図
第9図Fig. 1 shows an optically coupled photothyristor, Fig. 2 shows an equivalent circuit diagram of the photothyristor, Fig. 3 shows a conventional improved optically coupled photothyristor, and Figs. 4 and 5 show the conventional photothyristor. An equivalent circuit diagram of another improved photothyristor, FIG. 6 is a sectional view of a vertical photothyristor according to the present invention, and FIG. 7 is a diagram (d
v/di)-I. FIG. 8 is an equivalent circuit diagram for explaining the operation of the photosylisk according to the present invention, and FIG. 9 is a sectional view of another embodiment according to the present invention. GL2 full light emitting diode PT: Photosilifter R6:
Gate resistance agent Patent attorney Aihiko Fukushi Figure 1 A Figure 2 Figure 3 Figure 7 ITT (mA) Figure 8 Figure 9
Claims (1)
スタにおいて、ホトサイリスタに含まれたPNPI−ラ
ンリスクのhFEヲ大キくシ、かつゲートに接続された
抵抗を小さくして、臨界オフ電圧上昇率を改善したこと
を特徴とする半導体装置1. 2 前記ゲートに接続された抵抗はホトサイリスタと同
一チップ内に一体に形成されてなることを特徴とする特
許請求の範囲第1項記載の半導体装置。[Claims] 1. In a vertical photothyristor having a PNPN stacked structure, the hFE of the PNPI-run risk included in the photothyristor is increased, and the resistance connected to the gate is reduced. 1. A semiconductor device characterized by improved critical off-voltage rise rate. 2. The semiconductor device according to claim 1, wherein the resistor connected to the gate is formed integrally with the photothyristor in the same chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (en) | 1981-09-30 | 1981-09-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (en) | 1981-09-30 | 1981-09-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857747A true JPS5857747A (en) | 1983-04-06 |
| JPH0337745B2 JPH0337745B2 (en) | 1991-06-06 |
Family
ID=15643309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157152A Granted JPS5857747A (en) | 1981-09-30 | 1981-09-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857747A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860589A (en) * | 1971-11-29 | 1973-08-24 | ||
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1981
- 1981-09-30 JP JP56157152A patent/JPS5857747A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860589A (en) * | 1971-11-29 | 1973-08-24 | ||
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337745B2 (en) | 1991-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4903106A (en) | Semiconductor power device integrated with temperature protection means | |
| US5642252A (en) | Insulated gate semiconductor device and driving circuit device and electronic system both using the same | |
| US4698655A (en) | Overvoltage and overtemperature protection circuit | |
| US5166089A (en) | Method of making electrostatic discharge protection for semiconductor input devices | |
| KR20000035771A (en) | Circuit and method for reducing parasitic bipolar effects during electrostatic discharges | |
| KR920010314B1 (en) | Semiconductor device | |
| JPS62115765A (en) | Semiconductor device | |
| JPS60140922A (en) | Control circuit for thyristor | |
| JPH0449266B2 (en) | ||
| JP3186405B2 (en) | Horizontal MOSFET | |
| US4939564A (en) | Gate-controlled bidirectional semiconductor switching device with rectifier | |
| KR100435807B1 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protecting circuit | |
| JPS5967670A (en) | Semiconductor device | |
| JPS5857747A (en) | Semiconductor device | |
| US4529998A (en) | Amplified gate thyristor with non-latching amplified control transistors across base layers | |
| JPH0337746B2 (en) | ||
| JPS63102366A (en) | Semiconductor device | |
| EP0463325A2 (en) | Device and method for driving semiconductor device having bipolar transistor, insulated gate FET and thyristor combined together | |
| JPS58140161A (en) | Semiconductor device | |
| JP3403123B2 (en) | Photothyristor element and bidirectional photothyristor element | |
| JPS6211787B2 (en) | ||
| JP2537161B2 (en) | MOS semiconductor device | |
| JPS6122870B2 (en) | ||
| JPS58140160A (en) | Semiconductor device | |
| JPS59181044A (en) | Input protecting circuit |