JPH0337745B2 - - Google Patents
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- JPH0337745B2 JPH0337745B2 JP56157152A JP15715281A JPH0337745B2 JP H0337745 B2 JPH0337745 B2 JP H0337745B2 JP 56157152 A JP56157152 A JP 56157152A JP 15715281 A JP15715281 A JP 15715281A JP H0337745 B2 JPH0337745 B2 JP H0337745B2
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- Japan
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- photothyristor
- gate
- value
- straight line
- present
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Thyristors (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Description
【発明の詳細な説明】
本発明はホトサイリスタに関し、特に発光ダイ
オードと組み合せて光結合半導体装置として利用
し得る半導体装置に関するものである。
オードと組み合せて光結合半導体装置として利用
し得る半導体装置に関するものである。
従来から第１図に示すように、入力側に発光ダ
イオードGL、出力側にホトサイリスタPTを用い
て、ワンパツケージにしたホトサイリスタカプラ
が実用化されている。このようなホトサイリスタ
カプラは電磁リレーに比べて、入出力間の絶縁
性が極めて良い、動作速度が早い、寿命が長
い、ノイズの発生が少ない、外部磁界の影響
がない、小型である等の長所があり、各種機器
の電子回路化が進むにつれて、信号伝達系のアイ
ソレーシヨンやACコントロール等、広い分野で
利用されている。
イオードGL、出力側にホトサイリスタPTを用い
て、ワンパツケージにしたホトサイリスタカプラ
が実用化されている。このようなホトサイリスタ
カプラは電磁リレーに比べて、入出力間の絶縁
性が極めて良い、動作速度が早い、寿命が長
い、ノイズの発生が少ない、外部磁界の影響
がない、小型である等の長所があり、各種機器
の電子回路化が進むにつれて、信号伝達系のアイ
ソレーシヨンやACコントロール等、広い分野で
利用されている。
しかし、上記ホトサイリスタはアノードＡ・カ
ソードＫ間に急峻な電圧が印加されると、ホトサ
イリスタ本来のブレークオーバー電圧よりも低い
電圧でオン状態となる。この現象は急峻な立上り
電圧（dv／dt）が印加されると、第２図のホトサイ リスタ等価回路図に示すように容量C0（接合容量
等）を通して次式で示す変位電流iDが流れること
による。
ソードＫ間に急峻な電圧が印加されると、ホトサ
イリスタ本来のブレークオーバー電圧よりも低い
電圧でオン状態となる。この現象は急峻な立上り
電圧（dv／dt）が印加されると、第２図のホトサイ リスタ等価回路図に示すように容量C0（接合容量
等）を通して次式で示す変位電流iDが流れること
による。
iD＝dQ／dt＝ｄ（C0V）／dt
＝C0dV／dt＋ＶdC0／dt (1)
ここで、C0：一定と仮定すると(1)式は更に次
のようになる。
のようになる。
iD＝C0dV／dt (2)
この結果、dV／dtの値が大きいとホトサイリスタ
はオン状態となる。このような現象を起こさない
最大の立上り電圧（dV／dt）Mの値を臨界オフ電圧上 昇率という。
最大の立上り電圧（dV／dt）Mの値を臨界オフ電圧上 昇率という。
そこで、実際にホトサイリスタカプラを使用す
る場合には、第３図に示すように、ホトサイリス
タのゲートPGとカソードＫの間に、抵抗RGとコ
ンデンサCGを接続し、急峻な電圧が印加された
場合の誤動作を防止している。ところで、実際の
回路を設計する上で、抵抗、コンデンサを外付け
することは取付場所、コストアツプの点より大変
不便である。
る場合には、第３図に示すように、ホトサイリス
タのゲートPGとカソードＫの間に、抵抗RGとコ
ンデンサCGを接続し、急峻な電圧が印加された
場合の誤動作を防止している。ところで、実際の
回路を設計する上で、抵抗、コンデンサを外付け
することは取付場所、コストアツプの点より大変
不便である。
本発明は、上記従来のホトサイリスタカプラに
おける問題点に鑑みなされたもので、外付部品の
不用なホトサイリスタカプラに関するものであ
る。
おける問題点に鑑みなされたもので、外付部品の
不用なホトサイリスタカプラに関するものであ
る。
処でホトサイリスタの急峻な立上り電圧dV／dtに
よる誤動作の改善については従来から種々報告さ
れているが、（Ｖ／dt）M値を大きくするには、主とし て次の方法が知られている。
れているが、（Ｖ／dt）M値を大きくするには、主とし て次の方法が知られている。
(1) PNPトランジスタのhFEを小さくする。
(2) ゲート抵抗RGを小さくする。
しかし上記のような方法によつて（dV／dt）Mを
大きくした場合、最小トリガ電流IFTが大きく
なり、実用上問題である。そこで、（dV／dt）Mと IFTを同時に解決するために、次の(3)及び(4)に
掲げる２つの方式が提案されている。
なり、実用上問題である。そこで、（dV／dt）Mと IFTを同時に解決するために、次の(3)及び(4)に
掲げる２つの方式が提案されている。
(3) ゲート抵抗をトランジスタで制御する方式
ゲート抵抗RGをトランジスタQ1及びQ2で制
御する回路例を第４図に示す。この回路におい
て急峻な電圧を印加した場合、変位電流の一部
はトランジスタQ1のベースに印加され、トラ
ンジスタQ1をオンとし、（dV／dt）M値を上げる。
御する回路例を第４図に示す。この回路におい
て急峻な電圧を印加した場合、変位電流の一部
はトランジスタQ1のベースに印加され、トラ
ンジスタQ1をオンとし、（dV／dt）M値を上げる。
光を照射した時はホトトランジスタQ2をオン
とし、Q1はオフとなりIFTは小さく保てる。
とし、Q1はオフとなりIFTは小さく保てる。
しかし上記第４図の回路を１チツプ化するに
は誘電分離技術が必要で工程が複雑になるとい
う問題がある。
は誘電分離技術が必要で工程が複雑になるとい
う問題がある。
(4) ゲート抵抗をMOS FETで制御する方式。
この方式の回路例を第５図に示す。ただしホ
トサイリスタはQ1、Q3及びQ2、Q4の２組が逆
並列に接続されている。動作原理は次のとおり
である。
トサイリスタはQ1、Q3及びQ2、Q4の２組が逆
並列に接続されている。動作原理は次のとおり
である。
今、トランジスタQ1、Q3で表わされるホト
サイリスタを考える。ホトサイリスタQ1、Q3
のゲート抵抗RG1に並列にMOSFETQ6を接続
し、MOSFETQ6のゲート電位はトランジスタ
Q3のベースに接続されている。このため、ホ
トサイリスタQ1、Q3のアノード電位が
MOSFETQ6のしきい値電圧VTを越えると
MOSFETQ6がオン状態となりホトサイリスタ
のゲート抵抗を小さくする。いわゆる零交差機
能をもち、アノード電位がVTを越えるとホト
サイリスタがオンしにくくなり、実質的にdV／dt が高くなる。この方式はMOSFETのゲートに
数百Ｖの高電圧が印加されることになるため、
高電圧に耐えるMOSFETが要求されて作成時
に特別な工程が必要となる。
サイリスタを考える。ホトサイリスタQ1、Q3
のゲート抵抗RG1に並列にMOSFETQ6を接続
し、MOSFETQ6のゲート電位はトランジスタ
Q3のベースに接続されている。このため、ホ
トサイリスタQ1、Q3のアノード電位が
MOSFETQ6のしきい値電圧VTを越えると
MOSFETQ6がオン状態となりホトサイリスタ
のゲート抵抗を小さくする。いわゆる零交差機
能をもち、アノード電位がVTを越えるとホト
サイリスタがオンしにくくなり、実質的にdV／dt が高くなる。この方式はMOSFETのゲートに
数百Ｖの高電圧が印加されることになるため、
高電圧に耐えるMOSFETが要求されて作成時
に特別な工程が必要となる。
そこで本発明は上記のような複雑な工程を用い
ずに（dV／dt）Mを改善して急峻な印加電圧による誤 動作を防止したホトサイリスタを提供する。
ずに（dV／dt）Mを改善して急峻な印加電圧による誤 動作を防止したホトサイリスタを提供する。
本発明を要約すれば縦型ホトサイリスタにおい
て、熱処理等により前述の従来方法(1)とは逆に
PNPトランジスタのhFE及び光感度を大きくし、
かつゲート抵抗を小さくし、更には抵抗をホトサ
イリスタと同一チツプに作り込むことにより達成
できる。
て、熱処理等により前述の従来方法(1)とは逆に
PNPトランジスタのhFE及び光感度を大きくし、
かつゲート抵抗を小さくし、更には抵抗をホトサ
イリスタと同一チツプに作り込むことにより達成
できる。
以下実施例を挙げて本発明を詳細に説明する。
第６図は本発明による縦型ホトサイリスタの構造
である。
第６図は本発明による縦型ホトサイリスタの構造
である。
同図において、１はＮ型半導体基板で、通常20
〜50Ω・cmの比抵抗で200μ程度の厚さをもつたシ
リコンが用いられる。２はＮ型半導体基板１の両
面より、ボロンはガリウム等のＰ型不純物を約
100μ拡散し、Ｎ型基板１を貫通分離し、さらに
裏面全面にＰ型不純物を再度拡散して作成された
アノードである。３は基板主表面より基板１中へ
Ｐ型不純物ボロンを５〜60μ拡散することによつ
て形成したゲートであり、一般にはアノードの裏
面全面拡散と同時に作成される（拡散深さは耐
圧、hFEにより変化し得る）。４は上記ゲート３の
中にＮ型不純物リンを拡散して形成したカソード
である。深さは一般に２〜20μ程度である。拡散
によつて上記各領域が作成された半導体基板の主
表面は絶縁膜５で被われ、絶縁膜５として一般的
にはSiO2が用いられる。上記各領域にはそれぞ
れアノード電極６、ゲート電極７、カソード電極
８がAl等の金属によつて形成される。
〜50Ω・cmの比抵抗で200μ程度の厚さをもつたシ
リコンが用いられる。２はＮ型半導体基板１の両
面より、ボロンはガリウム等のＰ型不純物を約
100μ拡散し、Ｎ型基板１を貫通分離し、さらに
裏面全面にＰ型不純物を再度拡散して作成された
アノードである。３は基板主表面より基板１中へ
Ｐ型不純物ボロンを５〜60μ拡散することによつ
て形成したゲートであり、一般にはアノードの裏
面全面拡散と同時に作成される（拡散深さは耐
圧、hFEにより変化し得る）。４は上記ゲート３の
中にＮ型不純物リンを拡散して形成したカソード
である。深さは一般に２〜20μ程度である。拡散
によつて上記各領域が作成された半導体基板の主
表面は絶縁膜５で被われ、絶縁膜５として一般的
にはSiO2が用いられる。上記各領域にはそれぞ
れアノード電極６、ゲート電極７、カソード電極
８がAl等の金属によつて形成される。
断面構造は上述のように従来の縦型ホトサイリ
スタと同じ構造をもつが、（dV／dt）Mを大きくする ためこの実施例によるホトサイリスタは、ホトサ
イリスタに含まれるPNPトランジスタのhFEを大
きく且つゲート抵抗を小さくしたものである。即
ちこのようなhFE及びゲート抵抗の特性は通常ト
ランジスタのベース領域のライフタイムを大きく
することによつて得られ、熱処理を施こすことに
よつて特性が得られる。
スタと同じ構造をもつが、（dV／dt）Mを大きくする ためこの実施例によるホトサイリスタは、ホトサ
イリスタに含まれるPNPトランジスタのhFEを大
きく且つゲート抵抗を小さくしたものである。即
ちこのようなhFE及びゲート抵抗の特性は通常ト
ランジスタのベース領域のライフタイムを大きく
することによつて得られ、熱処理を施こすことに
よつて特性が得られる。
１例として、カソード領域４の拡散終了後900
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜３倍改善される。この場合、一般のホ
トサイリスタの表面はSiO2で保護されており、
酸素雰囲気中で熱処理するとNPNトランジスタ
のhFEは大幅に劣化する。従つてSiO2膜を一度剥
離する等別の工程追加が必要となる又、無転位拡
散技術や不純物濃度の最適化等他の方法を用いて
もよい。
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜３倍改善される。この場合、一般のホ
トサイリスタの表面はSiO2で保護されており、
酸素雰囲気中で熱処理するとNPNトランジスタ
のhFEは大幅に劣化する。従つてSiO2膜を一度剥
離する等別の工程追加が必要となる又、無転位拡
散技術や不純物濃度の最適化等他の方法を用いて
もよい。
上記、縦型ホトサイリスタの構造において、熱
処理等によつて、PNPトランジスタのhFEを変化
させた場合第１図に示すホトサイリスタカプラに
おいてホトサイリスタをオフからオン状態へ移行
させるに必要な発光ダイオードの順方向電流の最
小値（最小トリガ電流：IFT）と臨界オフ電圧上
昇率（dV／dt）Mの関係を第７図に示す。図中に示す hFEの値は、それぞれの素子において、VCEを5V
に設定してコレクタ電流を変化した場合のhFEの
ピークの値を示す。
処理等によつて、PNPトランジスタのhFEを変化
させた場合第１図に示すホトサイリスタカプラに
おいてホトサイリスタをオフからオン状態へ移行
させるに必要な発光ダイオードの順方向電流の最
小値（最小トリガ電流：IFT）と臨界オフ電圧上
昇率（dV／dt）Mの関係を第７図に示す。図中に示す hFEの値は、それぞれの素子において、VCEを5V
に設定してコレクタ電流を変化した場合のhFEの
ピークの値を示す。
第７図の直線Ａはゲート抵抗RGを20KΩに固定
（NPNトランジスタのhFEも固定）した場合に、
PNPトランジスタのhFEを0.5、1.0、2.5、５に順
次変化させたときのIFTと（dV／dt）Mとの関係を示 す。直線Ａは比較的緩やかな勾配をもち、IFTに
対する（dV／dt）Mの変化が小さいことを示す。
（NPNトランジスタのhFEも固定）した場合に、
PNPトランジスタのhFEを0.5、1.0、2.5、５に順
次変化させたときのIFTと（dV／dt）Mとの関係を示 す。直線Ａは比較的緩やかな勾配をもち、IFTに
対する（dV／dt）Mの変化が小さいことを示す。
次にPNPトランジスタのhFEを一定（NPNトラ
ンジスタのhFEも一定）にし、ゲート抵抗RGを変
化させた場合のIFTと（dV／dt）Mとの関係を直線B5 に示す。直線B5はPNPトランジスタのhFEを５に
設定した場合で、従つて直線Ａ上のhFE＝５の点
を通る直線となる。hFEを2.5、1.0、0.5と変化さ
せた場合には、直線Ａ上の各hFEの点を通つて直
線B5とほぼ平行な直線で表わす変化を示す。直
線B5から判るようにゲート抵抗を変化させた場
合、IFTに対して（dV／dt）Mの変化が非常に大きい。
ンジスタのhFEも一定）にし、ゲート抵抗RGを変
化させた場合のIFTと（dV／dt）Mとの関係を直線B5 に示す。直線B5はPNPトランジスタのhFEを５に
設定した場合で、従つて直線Ａ上のhFE＝５の点
を通る直線となる。hFEを2.5、1.0、0.5と変化さ
せた場合には、直線Ａ上の各hFEの点を通つて直
線B5とほぼ平行な直線で表わす変化を示す。直
線B5から判るようにゲート抵抗を変化させた場
合、IFTに対して（dV／dt）Mの変化が非常に大きい。
従来のホトサイリスタは、hFE＝0.1〜1.0、RG＝
20KΩであり、今、発光ダイオードの最小トリガ
電流IFTとして５ｍＡ必要とされるものとすると、
第７図の直線ＡよりRG＝20KΩ、hFE＝0.5の場合
で（dV／dt）Mは7V／μsecであるが、本発明によれ ば直線B5から440V／μsecとなり63倍の改善が得
られる。またIFTを10ｍＡに選べば300倍も
（dV／dt）Mを大きくすることができる。PNPトラン ジスタのhFEが更に大きくなると効果は更に一層
顕著になる。
20KΩであり、今、発光ダイオードの最小トリガ
電流IFTとして５ｍＡ必要とされるものとすると、
第７図の直線ＡよりRG＝20KΩ、hFE＝0.5の場合
で（dV／dt）Mは7V／μsecであるが、本発明によれ ば直線B5から440V／μsecとなり63倍の改善が得
られる。またIFTを10ｍＡに選べば300倍も
（dV／dt）Mを大きくすることができる。PNPトラン ジスタのhFEが更に大きくなると効果は更に一層
顕著になる。
なお、一般にNPNトランジスタのhFEはＰゲー
トに抵抗を接続する関係上、その平均電流増幅率
はPNPトランジスタより大きいものであり、こ
こでは平均的なhFEとして約５のものを用いてい
る。
トに抵抗を接続する関係上、その平均電流増幅率
はPNPトランジスタより大きいものであり、こ
こでは平均的なhFEとして約５のものを用いてい
る。
従来のホトサイリスタではhFE＝0.1〜1.0、RG＝
20KΩ程度で使用されているが、本発明において
は上述のようにhFEが大きく、RGが小さい方が望
ましい。
20KΩ程度で使用されているが、本発明において
は上述のようにhFEが大きく、RGが小さい方が望
ましい。
すなわち、従来のホトサイリスタではhEF＝0.1
〜1.0の範囲で、かつRGを最小とした場合も20KΩ
までであり、第７図より明らかなように、ほぼ２
ｍＡ〜10ｍＡの間の最小トリガ電流IFTに対して、
（dV／dt）Mは約4v／μsec〜10v／μsecの範囲である。
〜1.0の範囲で、かつRGを最小とした場合も20KΩ
までであり、第７図より明らかなように、ほぼ２
ｍＡ〜10ｍＡの間の最小トリガ電流IFTに対して、
（dV／dt）Mは約4v／μsec〜10v／μsecの範囲である。
これに対して、本発明はhFEを1.0より大きく
し、かつRGを20KΩより小さくするものであり、
同じ２ｍＡ〜10ｍＡの範囲の最小トリガ電流IFT
に対しては、hFE＝1.0の場合、（dV／dt）Mは第７図の 直線Ａ上のhFE＝1.0の点を通る直線B5とほぼ平行
な直線上を変化することとなり、本発明の場合こ
の直線より上方に位置して、それぞれの最小トリ
ガ電流IFTに対する（dV／dt）Mを飛躍的に大きくで きる。また本発明は最小トリガ電流IFTを従来の
２ｍＡ以下とすることも容易であり、かつこれら
の最小トリガ電流IFTに対して改善された（dV／dt）M が得られる。
し、かつRGを20KΩより小さくするものであり、
同じ２ｍＡ〜10ｍＡの範囲の最小トリガ電流IFT
に対しては、hFE＝1.0の場合、（dV／dt）Mは第７図の 直線Ａ上のhFE＝1.0の点を通る直線B5とほぼ平行
な直線上を変化することとなり、本発明の場合こ
の直線より上方に位置して、それぞれの最小トリ
ガ電流IFTに対する（dV／dt）Mを飛躍的に大きくで きる。また本発明は最小トリガ電流IFTを従来の
２ｍＡ以下とすることも容易であり、かつこれら
の最小トリガ電流IFTに対して改善された（dV／dt）M が得られる。
本発明による、dV／dt値の大幅な改善は以下のよ
うに説明される。
まず、ホトサイリスタにおいてPNPトランジ
スタ部分の応答を考える。トランジスタの応答
は、次式で表わされる。
スタ部分の応答を考える。トランジスタの応答
は、次式で表わされる。
tPNP＝hFE×tD (3)
tDはPNPトランジスタの構造等により、決定さ
れる値である。一般的にhFEを大きくすると応答
は遅くなり、急峻な信号に追随できなくなる。
れる値である。一般的にhFEを大きくすると応答
は遅くなり、急峻な信号に追随できなくなる。
次にゲート抵抗の効果を考える。第８図のホト
サイリスタ等価回路においてホトサイリスタのゲ
ートPG、カソードＫ間にゲート抵抗RGを接続し
た場合を考える。式(1)、(2)に基づく変位電流は、
まずゲート抵抗RGに流れ、ゲートの電位は次式
となる。
サイリスタ等価回路においてホトサイリスタのゲ
ートPG、カソードＫ間にゲート抵抗RGを接続し
た場合を考える。式(1)、(2)に基づく変位電流は、
まずゲート抵抗RGに流れ、ゲートの電位は次式
となる。
VG＝iDRG≒CRGdV／dt (4)
上記VGの値がサイリスタの活性電圧VGB以上に
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗を小さくすると臨界オフ電圧上昇率は大
きくなる。
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗を小さくすると臨界オフ電圧上昇率は大
きくなる。
ところで、dV／dtによる変位電流は過渡現象であ
る。このため上記２つの効果は相乗効果が期待で
きる。このようにPNPトランジスタのhFEを大き
くし、かつゲート抵抗を小さくすることにより
（dV／dt）M値を大幅に改善できる。
きる。このようにPNPトランジスタのhFEを大き
くし、かつゲート抵抗を小さくすることにより
（dV／dt）M値を大幅に改善できる。
又、PNPトランジスタのhFEを大きくする方法
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、（dV／dt）M値の改善 効果をさらに高める。一般に上述のように900℃
にてN2中にてアニールすると光感度は約20〜30
％改善される。
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、（dV／dt）M値の改善 効果をさらに高める。一般に上述のように900℃
にてN2中にてアニールすると光感度は約20〜30
％改善される。
さらに、上記ゲート抵抗RGは容易にホトサイ
リスタ本体と１チツプ化できる。第９図に１例を
示す。９は基板１の中にＰ型不純物ボロンを拡散
して作成する抵抗であり、抵抗の一端はゲート部
４と重ねて作成し、他方は電極１０により、カソ
ード電極８と接続する。
リスタ本体と１チツプ化できる。第９図に１例を
示す。９は基板１の中にＰ型不純物ボロンを拡散
して作成する抵抗であり、抵抗の一端はゲート部
４と重ねて作成し、他方は電極１０により、カソ
ード電極８と接続する。
同一抵抗値を用いて外付抵抗をもつ構造と抵抗
内蔵した構造とを比較すると、抵抗内蔵の方が
（dV／dt）M値は２〜３倍大きくなる。これはdV／dtの 過渡現象は分布関数として考える必要があり、ゲ
ート抵抗をホトサイリスタに近づけて設置するこ
との必要を意味する。この効果により、本発明を
さらに改善できる。
内蔵した構造とを比較すると、抵抗内蔵の方が
（dV／dt）M値は２〜３倍大きくなる。これはdV／dtの 過渡現象は分布関数として考える必要があり、ゲ
ート抵抗をホトサイリスタに近づけて設置するこ
との必要を意味する。この効果により、本発明を
さらに改善できる。
ところで、一チツプ化した場合発光ダイオード
による光照射により半導体中に電子正孔が発生
し、伝導度変調により、ゲート抵抗値が変化す
る。１例としてRG＝20KΩの場合、発光ダイオー
ドに10ｍＡ流すと、抵抗は20％低下し、IFTは大
きくなるが、本発明によるとゲート抵抗値を大幅
に小さくでき、実質上抵抗変化は無視できる。
又、抵抗値が小さくできるため、チツプ面積も小
さくできる。
による光照射により半導体中に電子正孔が発生
し、伝導度変調により、ゲート抵抗値が変化す
る。１例としてRG＝20KΩの場合、発光ダイオー
ドに10ｍＡ流すと、抵抗は20％低下し、IFTは大
きくなるが、本発明によるとゲート抵抗値を大幅
に小さくでき、実質上抵抗変化は無視できる。
又、抵抗値が小さくできるため、チツプ面積も小
さくできる。
また第９図において、１１で示すように抵抗部
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
以上のように、本発明によれば縦型ホトサイリ
スタにおいてdV／dt値を非常に大きくでき、外付部 品の不要なホトサイリスタカプラを作ることがで
きる。
スタにおいてdV／dt値を非常に大きくでき、外付部 品の不要なホトサイリスタカプラを作ることがで
きる。
本発明はホトサイリスタカプラについて説明し
たが、ホトサイリスタそのものの改善である。第
６図、第９図に示した構造に限るものではなく、
増幅ゲート型ホトサイリスタ、一般のサイリスタ
にも適用できる。
たが、ホトサイリスタそのものの改善である。第
６図、第９図に示した構造に限るものではなく、
増幅ゲート型ホトサイリスタ、一般のサイリスタ
にも適用できる。
第１図は光結合されたホトサイリスタを示す
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図及び第５図は従来の他の改良型ホトサ
イリスタの等価回路図、第６図は本発明による縦
型ホトサイリスタの断面図、第７図は本発明によ
るホトサイリスタの動作を説明するための
（dV／dt）−IFTの関係を示す特性図、第８図は本発 明によるホトサイリスタの動作を説明するための
等価回路図、第９図は本発明による他の実施例の
断面図である。 GL：発光ダイオード、PT：ホトサイリスタ、
RG：ゲート抵抗。
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図及び第５図は従来の他の改良型ホトサ
イリスタの等価回路図、第６図は本発明による縦
型ホトサイリスタの断面図、第７図は本発明によ
るホトサイリスタの動作を説明するための
（dV／dt）−IFTの関係を示す特性図、第８図は本発 明によるホトサイリスタの動作を説明するための
等価回路図、第９図は本発明による他の実施例の
断面図である。 GL：発光ダイオード、PT：ホトサイリスタ、
RG：ゲート抵抗。
Claims (1)
- 【特許請求の範囲】 １ PNPN積層構造を備えてなる縦型ホトサイ
リスタにおいて、ホトサイリスタに含まれた
PNPトランジスタのhFEを1.0より大きくし、かつ
Ｐゲートに接続された抵抗を20KΩより小さくし
て、ホトサイリスタの最小トリガ電流との関連に
おいてホトサイリスタの臨界オフ電圧上昇率を改
善したことを特徴とする半導体装置。 ２ 前記ゲートに接続された抵抗はホトサイリス
タと同一チツプ内に一体に形成されてなることを
特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157152A JPS5857747A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857747A JPS5857747A (ja) | 1983-04-06 |
| JPH0337745B2 true JPH0337745B2 (ja) | 1991-06-06 |
Family
ID=15643309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157152A Granted JPS5857747A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857747A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860589A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS5383471A (en) * | 1976-12-28 | 1978-07-22 | Mitsubishi Electric Corp | Semiconductor switching device |
| JPS5565461A (en) * | 1978-11-10 | 1980-05-16 | Oki Electric Ind Co Ltd | Semiconductor switch |
-
1981
- 1981-09-30 JP JP56157152A patent/JPS5857747A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857747A (ja) | 1983-04-06 |
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