JPH0337898A - スキャンレジスタ - Google Patents
スキャンレジスタInfo
- Publication number
- JPH0337898A JPH0337898A JP1172152A JP17215289A JPH0337898A JP H0337898 A JPH0337898 A JP H0337898A JP 1172152 A JP1172152 A JP 1172152A JP 17215289 A JP17215289 A JP 17215289A JP H0337898 A JPH0337898 A JP H0337898A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input terminal
- latch circuit
- data
- parallel input
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は論理回路の動作テストを行なうためのスキャ
ンレジスタに関するものである。
ンレジスタに関するものである。
第４図はこの種の従来のスキャンレジスタの回路図であ
る。図において、ｌａ、ｌｂ、ｌｃはＭＯ３型トランジ
スタ、２ａ、２ｂ、２ｃ、２ｄはインバータ、３はシリ
アル入力端子、５はパラレル入力端子である。インバー
タ２ａ及びインハタ２ｂによってマスタラ・ノチ回路２
１が構成され、インバータ２Ｃ及びインバータ２ｄによ
ってスレーブラッチ回路２２が構成されている。通常、
インバータ２ｂ、２ｄはインバータ２ａ、２Ｃに比べ駆
動能力の小さいものを用い、図では駆動能力の大小をシ
ンボルの大小で表現している。
る。図において、ｌａ、ｌｂ、ｌｃはＭＯ３型トランジ
スタ、２ａ、２ｂ、２ｃ、２ｄはインバータ、３はシリ
アル入力端子、５はパラレル入力端子である。インバー
タ２ａ及びインハタ２ｂによってマスタラ・ノチ回路２
１が構成され、インバータ２Ｃ及びインバータ２ｄによ
ってスレーブラッチ回路２２が構成されている。通常、
インバータ２ｂ、２ｄはインバータ２ａ、２Ｃに比べ駆
動能力の小さいものを用い、図では駆動能力の大小をシ
ンボルの大小で表現している。
スキャンレジスタはシリアルシフト動作とパラレル入力
動作の２つの動作モードを持つ。
動作の２つの動作モードを持つ。
先ず、シリアルシフト動作を以下に説明する。
クロック信号φＩが与えられるとトランジスタ１ｂがＯ
Ｎ状態になり、シリアル入力端子３に与えられたデータ
がマスタラッチ回路２１に転送され、その後トランジス
タ１ａがＯＦＦ状態になってもそのデータは保持される
。次に、クロック信号φ２が与えられるとトランジスタ
１ｂがＯＮ状態になり、マスタラッチ回路２１の保持す
るデクがスレーブラッチ回路２２に転送され、その後ト
ランジスタ１ｂがＯＦＦ状態になってもそのデ夕は保持
される。この結果、シリアル入力端子３に与えられてい
たデータはシリアル出力端子４に転送され、１ビツトの
シリアルシフト動作が完了する。
Ｎ状態になり、シリアル入力端子３に与えられたデータ
がマスタラッチ回路２１に転送され、その後トランジス
タ１ａがＯＦＦ状態になってもそのデータは保持される
。次に、クロック信号φ２が与えられるとトランジスタ
１ｂがＯＮ状態になり、マスタラッチ回路２１の保持す
るデクがスレーブラッチ回路２２に転送され、その後ト
ランジスタ１ｂがＯＦＦ状態になってもそのデ夕は保持
される。この結果、シリアル入力端子３に与えられてい
たデータはシリアル出力端子４に転送され、１ビツトの
シリアルシフト動作が完了する。
次にパラレル入力動作を以下に説明する。
ストローブ信号ＳＴＢが与えられるとトランジスタ１ｃ
がＯＮ状態になり、パラレル入力端子５に与えられたデ
ータがマスタラッチ回路２１に転送され、その後トラン
ジスタ１ＣがＯＦＦ状態になってもそのデータは保持さ
れる。
がＯＮ状態になり、パラレル入力端子５に与えられたデ
ータがマスタラッチ回路２１に転送され、その後トラン
ジスタ１ＣがＯＦＦ状態になってもそのデータは保持さ
れる。
第５図は第４図のような従来のスキャンレジスタを用い
て構成されたスキャンパス回路を示す回路図である。第
５図において、６は第４図のような従来のスキャンレジ
スタである。スキャンレジスタ６は直列に複数個が接続
されてスキャンパス回路を構成する。スキャンパス回路
はスキャンレジスタ６の個数と同数のパラレル入力端子
５を持っている。パラレル入力端子５には被テスト回路
となる所望の論理回路が接続され、スキャンパス回路は
被テスト回路の出力するデータをパラレル入力動作によ
って取り込み、シリアルシフト動作によりそれらのデー
タをシリアル出力端子４から読み出す。
て構成されたスキャンパス回路を示す回路図である。第
５図において、６は第４図のような従来のスキャンレジ
スタである。スキャンレジスタ６は直列に複数個が接続
されてスキャンパス回路を構成する。スキャンパス回路
はスキャンレジスタ６の個数と同数のパラレル入力端子
５を持っている。パラレル入力端子５には被テスト回路
となる所望の論理回路が接続され、スキャンパス回路は
被テスト回路の出力するデータをパラレル入力動作によ
って取り込み、シリアルシフト動作によりそれらのデー
タをシリアル出力端子４から読み出す。
以下に、この動作の詳細を説明する。
第４図及び第５図を参照して、ストローブ信号ＳＴＢが
与えられるとトランジスタ１ＣがＯＮ状態になり、パラ
レル入力端子５に与えられたブタがマスタラッチ回路２
１に転送され、その後トランジスタ１ｃがＯＦＦ状態に
なってもそのデータは保持される。
与えられるとトランジスタ１ＣがＯＮ状態になり、パラ
レル入力端子５に与えられたブタがマスタラッチ回路２
１に転送され、その後トランジスタ１ｃがＯＦＦ状態に
なってもそのデータは保持される。
次に、クロック信号φ２が与えられるとトランジスタ１
ｂがＯＮ状態になりマスタラッチ回路２１の保持するデ
ータがスレーブラッチ回路２２に転送され、その後トラ
ンジスタ１ｂがＯＦＦ状態になってもそのデータは保持
される。
ｂがＯＮ状態になりマスタラッチ回路２１の保持するデ
ータがスレーブラッチ回路２２に転送され、その後トラ
ンジスタ１ｂがＯＦＦ状態になってもそのデータは保持
される。
この結果、パラレル入力端子５に与えられていたデータ
はスキャンレジスタ６のシリアル出力端子に転送され、
次段のスキャンレジスタのシリアル入力端子に与えられ
る。この後はクロノク信号φ１．φ２によるシリアルシ
フト動作によってスキャンパス回路のシリアル出力端子
４から１ピントずつデータを読み出す。
はスキャンレジスタ６のシリアル出力端子に転送され、
次段のスキャンレジスタのシリアル入力端子に与えられ
る。この後はクロノク信号φ１．φ２によるシリアルシ
フト動作によってスキャンパス回路のシリアル出力端子
４から１ピントずつデータを読み出す。
スキャンパス回路はシリアル出力端子４やクロック信号
φ１．φ２、ストローブ信号ＳＴＢ等の小数の端子を設
けるだけで、被テスト回路の多数の信号を観測できる。
φ１．φ２、ストローブ信号ＳＴＢ等の小数の端子を設
けるだけで、被テスト回路の多数の信号を観測できる。
この為、故障検出率の高いテストが容易に実施できる。
ところが従来のスキャンレジスタでは１つの信号の観測
にマスタラッチ回路２１とスレーブラッチ回路２２の２
つのラッチ回路が必要であり、したがって被テスト回路
の多数の信号を観測するスキャンパス回路は規模増大を
招くという問題点があった・ この発明は上記のような問題点を解決するためになされ
たもので、被テスト回路の多数の信号を観測するスキャ
ンパス回路の規模増大を極力抑え、コストダウンを図れ
るスキャンレジスタを提供することを目的とする。
にマスタラッチ回路２１とスレーブラッチ回路２２の２
つのラッチ回路が必要であり、したがって被テスト回路
の多数の信号を観測するスキャンパス回路は規模増大を
招くという問題点があった・ この発明は上記のような問題点を解決するためになされ
たもので、被テスト回路の多数の信号を観測するスキャ
ンパス回路の規模増大を極力抑え、コストダウンを図れ
るスキャンレジスタを提供することを目的とする。
この発明に係るスキャンレジスタは、第１相目のクロソ
ク信号φ１に従うシリアル入力端子３又は第１のストロ
ーブ信号ＳＴＢ １に従う第１のパラレル入力端子５ａ
から入力されたデータをラッチするマスタラッチ回路２
１と、第２相目のクロック信号φ２に従うマスタラッチ
回路２１又は第２のストローブ信号５ＴＢ２に従う第２
のパラレル入力端子５ｂから入力されたデータをラッチ
するスレーブラッチ回路２２とを備えたことを特徴とす
るものである。
ク信号φ１に従うシリアル入力端子３又は第１のストロ
ーブ信号ＳＴＢ １に従う第１のパラレル入力端子５ａ
から入力されたデータをラッチするマスタラッチ回路２
１と、第２相目のクロック信号φ２に従うマスタラッチ
回路２１又は第２のストローブ信号５ＴＢ２に従う第２
のパラレル入力端子５ｂから入力されたデータをラッチ
するスレーブラッチ回路２２とを備えたことを特徴とす
るものである。
マスタラッチ回路２１は、第１相目のクロック信号φ１
に従ってシリアル入力端子３から入力されたデータをラ
ッチし、又第１のストローブ信号ＳＴＢ １に従ってパ
ラレル入力端子５ａから入力されたデータをラッチする
。スレーブラッチ回路２２は第２相目のクロック信号φ
２に従ってマスタラッチ回路２１から入力されたデータ
をラッチし、又第２のストローブ信号５ＴＢ２に従って
第２のパラレル入力端子５ｂから入力されたデータをラ
ッチする。
に従ってシリアル入力端子３から入力されたデータをラ
ッチし、又第１のストローブ信号ＳＴＢ １に従ってパ
ラレル入力端子５ａから入力されたデータをラッチする
。スレーブラッチ回路２２は第２相目のクロック信号φ
２に従ってマスタラッチ回路２１から入力されたデータ
をラッチし、又第２のストローブ信号５ＴＢ２に従って
第２のパラレル入力端子５ｂから入力されたデータをラ
ッチする。
第１図はこの発明の一実施例に係るスキャンレジスタの
回路図である。
回路図である。
第１図において、第４図に示す構成要素に対応するもの
には同一の符号を付し、その説明を省略する。第１図に
おいて、５ａは第１のパラレル入力端子、５ｂは第２の
パラレル入力端子である。
には同一の符号を付し、その説明を省略する。第１図に
おいて、５ａは第１のパラレル入力端子、５ｂは第２の
パラレル入力端子である。
この実施例ではスレーブラッチ回路２２にもＭＯ３型ト
ランジスタ１ｄを介して第２のパラレル入力端子５ｂが
設けられている。したがって、スキャンレジスタの１個
につき２つの信号を観測できる。
ランジスタ１ｄを介して第２のパラレル入力端子５ｂが
設けられている。したがって、スキャンレジスタの１個
につき２つの信号を観測できる。
次に動作について説明する。マスタラッチ回路２１のパ
ラレル入力動作については従来例と同じなので説明を省
略する。
ラレル入力動作については従来例と同じなので説明を省
略する。
スレーブラッチ回路２２のパラレル入力動作はマスタラ
ッチ回路２１のパラレル入力動作と同様であり、以下に
示すような動作を行なう。
ッチ回路２１のパラレル入力動作と同様であり、以下に
示すような動作を行なう。
ストローブ信号５ＴＢ２が与えられるとトランジスタ１
ｄがＯＮ状態になり、パラレル入力端子５ｂに与えられ
たデータがスレーブラッチ回路２２に転送され、その後
トランジスタ１ｄがＯＦＦ状態になってもそのデータは
保持（ラッチ〉される。
ｄがＯＮ状態になり、パラレル入力端子５ｂに与えられ
たデータがスレーブラッチ回路２２に転送され、その後
トランジスタ１ｄがＯＦＦ状態になってもそのデータは
保持（ラッチ〉される。
第１図ではトランジスタ１ｃ、ｌｄに対して独立の第１
．第２ストローブ信号５ＴＢ１．５ＴＢ２を与えている
が、第１．第２のストローブ信号５ＴＢＩ、５ＴＢ２を
第２図に示すように共通のストローブ信号ＳＴＢとして
与えてもよい。
．第２ストローブ信号５ＴＢ１．５ＴＢ２を与えている
が、第１．第２のストローブ信号５ＴＢＩ、５ＴＢ２を
第２図に示すように共通のストローブ信号ＳＴＢとして
与えてもよい。
第３図は第１図または第２図のようなスキャンレジスタ
を用いて構成したスキャンバス回路の回路図である。第
３図において、６ａは第１図または第２図のような構成
のスキャンレジスタである。
を用いて構成したスキャンバス回路の回路図である。第
３図において、６ａは第１図または第２図のような構成
のスキャンレジスタである。
スキャンレジスタ６ａは直列に複数個が接続されてスキ
ャンバス回路を構成する。このスキャンバス回路はスキ
ャンレジスタ６ａの個数の２倍のパラレル入力端子５ａ
、５ｂを持っている。パラレル入力端子５ａ、５ｂには
被テスト回路となる所望の論理回路が接続され、スキャ
ンバス回路は被テスト回路の出力するデータをパラレル
入力動作によって取り込み、シリアルシフト動作により
それらのデータをシリアル出力端子４から読み出す。
ャンバス回路を構成する。このスキャンバス回路はスキ
ャンレジスタ６ａの個数の２倍のパラレル入力端子５ａ
、５ｂを持っている。パラレル入力端子５ａ、５ｂには
被テスト回路となる所望の論理回路が接続され、スキャ
ンバス回路は被テスト回路の出力するデータをパラレル
入力動作によって取り込み、シリアルシフト動作により
それらのデータをシリアル出力端子４から読み出す。
以下に、この動作の詳細を説明する。
第１図及び第３図を参照して、ストローブ信号ＳＴＢ
１が与えられるとトランジスタ１ｃがＯＮ状態になり、
パラレル入力端子５ａに与えられたデータがマスタラッ
チ回路２１に転送され、その後トランジスタ１ｃがＯＦ
Ｆ状態になってもそのデータは保持される。次にクロソ
ク信号φ２が与えられるとトランジスタＩｂがＯＮ状態
になり、マスタラッチ回路２１の保持するデータがスレ
ーブラッチ回路２２に転送され、その後トランジスタＩ
ｂがＯＦＦ状態になってもそのデータは保持される。こ
の結果、パラレル入力端子５ａに与えられていたデータ
はスキャンレジスタ６ａのシリアル出力端子に転送され
、次段のスキャンレジスタ６ａのシリアル入力端子に与
えられる。この後はクロック信号φ１、φ２によるシリ
アルシフト動作によってスキャンバス回路のシリアル出
力端子４からｌビットずつデータを読み出す。
１が与えられるとトランジスタ１ｃがＯＮ状態になり、
パラレル入力端子５ａに与えられたデータがマスタラッ
チ回路２１に転送され、その後トランジスタ１ｃがＯＦ
Ｆ状態になってもそのデータは保持される。次にクロソ
ク信号φ２が与えられるとトランジスタＩｂがＯＮ状態
になり、マスタラッチ回路２１の保持するデータがスレ
ーブラッチ回路２２に転送され、その後トランジスタＩ
ｂがＯＦＦ状態になってもそのデータは保持される。こ
の結果、パラレル入力端子５ａに与えられていたデータ
はスキャンレジスタ６ａのシリアル出力端子に転送され
、次段のスキャンレジスタ６ａのシリアル入力端子に与
えられる。この後はクロック信号φ１、φ２によるシリ
アルシフト動作によってスキャンバス回路のシリアル出
力端子４からｌビットずつデータを読み出す。
一方、ストローブ信号５ＴＢ２が与えられるとトランジ
スタ１ｄがＯＮ状態になり、パラレル入力端子５ｂに与
えられたデータがスレーブラッチ回路２２に転送され、
その後トランジスタ１ｃがＯＦＦ状態になってもそのデ
ータは保持される。
スタ１ｄがＯＮ状態になり、パラレル入力端子５ｂに与
えられたデータがスレーブラッチ回路２２に転送され、
その後トランジスタ１ｃがＯＦＦ状態になってもそのデ
ータは保持される。
この結果、パラレル入力端子５ｂに与えられていたデー
タはスキャンレジスタ６ａのシリアル出力端子に転送さ
れ、次段のスキャンレジスタ６ａのシリアル入力端子に
与えられる。この後はクロック信号φ１、φ２によるシ
リアルシフト動作によってスキャンバス回路のシリアル
出力端子４から１ビツトずつデータを読み出す。
タはスキャンレジスタ６ａのシリアル出力端子に転送さ
れ、次段のスキャンレジスタ６ａのシリアル入力端子に
与えられる。この後はクロック信号φ１、φ２によるシ
リアルシフト動作によってスキャンバス回路のシリアル
出力端子４から１ビツトずつデータを読み出す。
なお、上記実施例ではレシオ型ラッチ回路を用いたが、
他の方式のラッチ回路を用いてもよい。
他の方式のラッチ回路を用いてもよい。
以上のように本発明によれば、第１相目のクロック信号
に従うシリアル入力端子又は第１のストローブ信号に従
う第１のパラレル入力端子から入力されたデータをラッ
チするマスタラッチ回路と、第２相目のクロック信号に
従うマスタラッチ回路又は第２のストローブ信号に従う
第２のパラレル入力端子から入力されたデータをラッチ
するスレブラッチ回路とを備えて構成したので、従来に
比べ２倍の信号を観測でき、これにより、観測信号の数
が同数だと仮定すると従来に比べ、被テスト回路の多数
の信号を観測するスキャンバス回路を構成するスキャン
レジスタの数が半分で済み、したがってスキャンバス回
路の規模を小さくでき、コストダウンを図れるという効
果が得られる。
に従うシリアル入力端子又は第１のストローブ信号に従
う第１のパラレル入力端子から入力されたデータをラッ
チするマスタラッチ回路と、第２相目のクロック信号に
従うマスタラッチ回路又は第２のストローブ信号に従う
第２のパラレル入力端子から入力されたデータをラッチ
するスレブラッチ回路とを備えて構成したので、従来に
比べ２倍の信号を観測でき、これにより、観測信号の数
が同数だと仮定すると従来に比べ、被テスト回路の多数
の信号を観測するスキャンバス回路を構成するスキャン
レジスタの数が半分で済み、したがってスキャンバス回
路の規模を小さくでき、コストダウンを図れるという効
果が得られる。
第１図はこの発明の一実施例に係るスキャンレジスタの
回路図、第２図は他の実施例に係るスキャンレジスタの
回路図、第３図は第１図又は第２図に示すスキャンレジ
スタを用いて構成されたスキャンバス回路のブロック図
、第４図は従来のスキャンバスレジスタの回路図、第５
図は第４図に示すスキャンバスレジスタを用いて構成さ
れたスキャンパス回路のブロック図である。 ３・・・シリアル入力端子、５ａ・・・第１のパラレル
入力端子、５ｂ・・・第２のパラレル入力端子、６ａ・
・・スキャンレジスタ、２１・・・マスタラッチ回路、
２２・・・スレーブラ・ソチ回路。
回路図、第２図は他の実施例に係るスキャンレジスタの
回路図、第３図は第１図又は第２図に示すスキャンレジ
スタを用いて構成されたスキャンバス回路のブロック図
、第４図は従来のスキャンバスレジスタの回路図、第５
図は第４図に示すスキャンバスレジスタを用いて構成さ
れたスキャンパス回路のブロック図である。 ３・・・シリアル入力端子、５ａ・・・第１のパラレル
入力端子、５ｂ・・・第２のパラレル入力端子、６ａ・
・・スキャンレジスタ、２１・・・マスタラッチ回路、
２２・・・スレーブラ・ソチ回路。
Claims (1)
- 第１相目のクロック信号に従うシリアル入力端子又は第
１のストローブ信号に従う第１のパラレル入力端子から
入力されたデータをラッチするマスタラッチ回路と、第
２相目のクロック信号に従う上記マスタラッチ回路又は
第２のストローブ信号に従う第２のパラレル入力端子か
ら入力されたデータをラッチするスレーブラッチ回路と
を備えたことを特徴とするスキャンレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172152A JPH0337898A (ja) | 1989-07-03 | 1989-07-03 | スキャンレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172152A JPH0337898A (ja) | 1989-07-03 | 1989-07-03 | スキャンレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0337898A true JPH0337898A (ja) | 1991-02-19 |
Family
ID=15936531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172152A Pending JPH0337898A (ja) | 1989-07-03 | 1989-07-03 | スキャンレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0337898A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265051A (en) * | 1991-07-31 | 1993-11-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device having an internal signal detector |
| US5319597A (en) * | 1992-06-02 | 1994-06-07 | Texas Instruments Incorporated | FIFO memory and line buffer |
| US5321399A (en) * | 1992-05-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Parallel/serial conversion circuit, serial/parallel conversion circuit and system including such circuits |
-
1989
- 1989-07-03 JP JP1172152A patent/JPH0337898A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265051A (en) * | 1991-07-31 | 1993-11-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device having an internal signal detector |
| US5321399A (en) * | 1992-05-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Parallel/serial conversion circuit, serial/parallel conversion circuit and system including such circuits |
| US5319597A (en) * | 1992-06-02 | 1994-06-07 | Texas Instruments Incorporated | FIFO memory and line buffer |
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