JPH03292698A - シフトレジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 高速のシリアルデータと低速のパラレルデータとの間で
シリアル・パラレル変換をするシフトレジスタに関する
ものである。

〔従来の技術〕

直列入力並列出力シフトレジスタは、複数のレジスタを
縦つなぎにした構成から成り、シリアルに入力されたデ
ータが各レジスタに順次保持されて、この各レジスタよ
りデータがパラレルに出力される（第４図参照）。この
シフトレジスタのデータは、クロック１サイクルでルジ
スタ分移動する。

しかし、クロック１サイクルで２つ以上のレジスタ間を
データが移動してしまうレーシングという現象が発生す
る場合がある。これは何等かの原因で隣合ったレジスタ
が同時に作動してしまうためである。

この現象が発生しないように、通常のシフトレジスタ回
路では２つのラッチから構成されるマスク・スレーブフ
リップフロップをレジスタとして採用している（第５図
参照）。

〔発明が解決しようとする課題〕

シリアルデータからパラレルデータに変換されるシフト
レジスタの回路においては、シリアルデータである入力
データは１クロツク当たりのデータ転送量が少ないため
高速の転送が要求される。

しかしパラレルデータである出力データについては入力
データが各レジスタに送られるを待って一括して転送さ
れるため、入力数回の割合で１回の出力となる。従って
この出力データの処理は比較的低速でよい。そこで通常
の集積回路の構成では、シフトレジスタからの出力デー
タを扱う回路については低速ＩＣが使われている。

ところが、従来技術に係るシフトレジスタ回路では、第
６図に示すタイムチャートのようにパラレル出力がクロ
ックごとに変化するために、クロック１サイクル内で出
力データを取り扱わなければならない。従って原理的に
は低速ＩＣで十分な出力光の回路にも、クロック１サイ
クル内に動作する高速ＩＣが必要であった。具体的には
、例えばクロック１サイクルが数百メガＨｚの場合に、
数メガＨｚから数十メガＨｚの低速で動作するＣＭＯＳ
集積回路などでの出力データの利用が困難であった。

この問題は以下の方法で解消することができる。

それは各レジスタからの出力端子に、出力イネーブルへ
の信号の印加によって動作するレジスタをデータ保持用
として接続させる方法である。この回路構成例を第７図
に示す。

この方法によれば、出力イネーブルに信号が印加されて
、その後にクロック信号が印加されたときに、各レジス
タのパラレルデータが出力端子に追加された各々のレジ
スタによって保持・出力される。この保持されたデータ
は、次に出力イネーブルに信号が印加されるまで、安定
した状態で利用することができる。

しかしこの方法にも課題がある。それは回路の構成が大
きくなるため、第４図の従来例の回路に比べてこの方法
による回路は２倍の構成規模になり、また第８図に示す
ようにデータの入力されるタイミングから１クロツク遅
れたデータが出力されるといった問題である。

本発明は、このような問題を解消しようというものであ
る。

〔課題を解決するための手段〕

上記課題を解決するために、クロック信号が第１状態の
ときにデータが入力され第２状態のときにデータが保持
される第１のラッチと、第１のラッチの出力端子と接続
される入力端子を持ち、クロック信号が第２状態のとき
に第１のラッチから転送されたデータが入力され第１状
態のときにデータが保持される第２のラッチと、第１の
ラッチの出力端子と接続される入力端子を持ち、イネー
ブル信号が印加されてかつクロック信号が第２状態のと
きに第１のラッチから転送されたデータが入力され、そ
れ以外のときにデータが保持される第３のラッチから構
成される回路を単位レジスタとし、この単位レジスタを
多段接続すると共に各単位レジスタの第３のラッチの出
力を並列ａカとする。

〔作用〕

本発明に係るシフトレジスタによれば、第１ラツチに入
力されたデータは第２ラツチと第３ラツチにそれぞれ送
られる。第２ラツチではこのシリアルデータか次段レジ
スタへ転送され、第３ラツチでは出力イネーブルに信号
が印加されたときに送られてきたデータを取り込み、か
つパラレルに出力される。モして出力イネーブルに次の
信号が印加されるまでの間、同一のデータが保持される
。

〔実施例〕

以下、添付図面の第１図を参照して本発明の一実施例を
説明する。

同図は本発明に係る４個のレジスタ１．２．３．４を縦
つなぎに並べたシフトレジスタを示す回路図である。

入力端子１１よりシリアルデータが各レジスタ１．２．
３．４に順次転送される。このデータ転送はクロック端
子１２より印加されるクロック信号が第１状態のときに
行われる。各レジスタに保持されたデータは、出力イネ
ーブル１３より印加されるイネーブル信号がハイレベル
で、かつクロック信号が第２状態のときに出力される。

この出力は出力端子２１．２２．２３．２４各々へのパ
ラレル出力である。

本実施例のシフトレジスタで使用される各レジスタの内
部構成を第２図に示す。

このレジスタは、３個のラッチ３１．３２．３３から構
成されている。クロック端子４２より印加されるクロッ
ク信号が第１状態のときに、入力端子４１から入力され
たシリアルデータがラッチ３１で保持され、かつラッチ
３１からラッチ３２．３３に各々転送される。次にクロ
ック信号が第２状態になると、ラッチ３２ではラッチ３
１から転送されたデータが保持され、かつ出力端子５１
に転送される。この出力端子５１は次のレジスタの入力
端子に接続されている。またクロック信号が第２状態で
かつイネーブル信号がノ１イレベルのときに限り、ＡＮ
Ｄゲート６０を通して第２状態のクロック信号がラッチ
３３に印加される。

ラッチ３３ではこのクロック信号の印加によってラッチ
３１から転送されたデータが保持され、かつ出力端子５
２に転送される。この出力端子５２よりパラレルデータ
として出力される。

以上のように、本実施例では出力イネーブルに印加され
るまでの間データを保持させる機能がラッチ３３で実現
されている。これに対して第７図に示す従来のシフトレ
ジスタでは、この機能は２個のラッチからなるレジスタ
７５〜７８で実現されている。従って本発明に係るシフ
トレジスタは、従来のシフトレジスタに比べて約３７４
の回路で実現される。

次に、この回路でのデータの流れを第３図のタイムチャ
ートで説明する。

同図では出力の段階によって第１段階、第２段階、第３
段階に分かれている。

まず第１段階の間は、シリアルデータがＤｌ、Ｄ２、・
・・の順にクロック信号の周期に合わせて入力され、こ
のデータは各レジスタに順次転送されているが出力され
ることはない。次にイネーブル信号がハイレベルに変わ
りクロック信号が第１状態になると、出力端子２１．２
２．２３．２４よりＤ４、Ｄ３、Ｄ２、Ｄｌのデータが
各々パラレルに出力される。この場合、第８図に示す従
来のシフトレジスタのような入力データと出力データの
遅延は発生しない。そしてイネーブル信号がローレベル
の間は、第２段階として同じデータが出力され続ける。

同様に第３段階では、Ｄ８、Ｄｌ、Ｄ６、Ｄ５のデータ
が出力され続ける。

なお本実施例では、クロック信号がローレベルの状態を
第１状態、クロック信号がハイレベルの状態を第２状態
としているが、クロック信号がハイレベルの状態を第１
状態、クロック信号がローレベルの状態を第２状態とし
ても同様の機能が実現できる。

〔発明の効果〕

以上説明したように、本発明に係るシフトレジスタであ
れば、従来のシフトレジスタに比べて３／４の回路に削
減できる。

また入力されたシリアルデータは、クロック１サイクル
内で転送されるので、遅延することなくパラレルに出力
される。

【図面の簡単な説明】

第１図は本発明の一実施例によるシフトレジスタを示す
回路図、第２図は本発明の一実施例によるレジスタの内
部構成を示す回路図、第３図は本発明の一実施例のタイ
ムチャート図、第４図は従来技術に係る一実施例による
シフトレジスタを示す回路図、第５図は従来技術に係る
一実施例によるレジスタの内部構成を示す回路図、第６
図は従来技術に係る一実施例のタイムチャート図、第７
図は従来技術に係る一実施例によるシフトレジスタを示
す回路図、第８図は従来技術に係る一実施例のタイムチ
ャート図である。 １．２．３．４・・・レジスタ、１１・・・入力端子、
１２・・・クロック端子、１３・・・出力イネーブル端
子、２１． ２２． ２３． ２４・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 直列入力並列出力シフトレジスタ回路においてクロック
   信号が第１状態のときにデータが入力され第２状態のと
   きにデータが保持される第１のラッチと、第１のラッチ
   の出力端子と接続される入力端子を持ち、クロック信号
   が第２状態のときに第１のラッチから転送されたデータ
   が入力され第１状態のときにデータが保持される第２の
   ラッチと、第１のラッチの出力端子と接続される入力端
   子を持ち、イネーブル信号が印加されてかつクロック信
   号が第２状態のときに第１のラッチから転送されたデー
   タが入力されそれ以外のときにデータが保持される第３
   のラッチから構成される回路を単位レジスタとし、 この単位レジスタを多段接続すると共に各単位レジスタ
   の第３のラッチの出力を並列出力とするシフトレジスタ
   回路。