JPH0338018A - 集積半導体回路の識別のための回路装置 - Google Patents
集積半導体回路の識別のための回路装置Info
- Publication number
- JPH0338018A JPH0338018A JP2166525A JP16652590A JPH0338018A JP H0338018 A JPH0338018 A JP H0338018A JP 2166525 A JP2166525 A JP 2166525A JP 16652590 A JP16652590 A JP 16652590A JP H0338018 A JPH0338018 A JP H0338018A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- shift register
- circuit arrangement
- circuit
- serial shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/40—Arrangements for protection of devices protecting against tampering, e.g. unauthorised inspection or reverse engineering
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
- H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は集積半導体回路の識別のための回路装置に関
するものである。
するものである。
集積半導体回路の識別のための装置は既にヨー口ソバ特
許第４００６６８３５号、第ＡＯＯ６６８３６号および
第八０１３３９５５号明細書から公知である。それらは
たとえば半導体チップ上の回路の速度階級および可能な
作動モードのような特別な回路特性を自ら“書きとめ得
るようにする”役割をする（たとえば集積半導体メモリ
におけるページモード、ニブルモード）、シかし、提案
されている解決策は２つの欠点を有する。一方では非常
に狭く限られた数の識別特徴しか回路のなかに収められ
ない、他方ではこれらお特徴が部分的に（ヨー口・ンパ
特許第Ａ００６６８３５号明細書参照）いわゆるウエー
ノ１平面上でしか評価可能でない。
許第４００６６８３５号、第ＡＯＯ６６８３６号および
第八０１３３９５５号明細書から公知である。それらは
たとえば半導体チップ上の回路の速度階級および可能な
作動モードのような特別な回路特性を自ら“書きとめ得
るようにする”役割をする（たとえば集積半導体メモリ
におけるページモード、ニブルモード）、シかし、提案
されている解決策は２つの欠点を有する。一方では非常
に狭く限られた数の識別特徴しか回路のなかに収められ
ない、他方ではこれらお特徴が部分的に（ヨー口・ンパ
特許第Ａ００６６８３５号明細書参照）いわゆるウエー
ノ１平面上でしか評価可能でない。
〔発明が解決しようとするＬＷｆ１）
本発明の課題は、最小の占有面積でできるかぎり多数の
識別特＠（たとえばロフト番号〉を含むことができ、ま
たその識別特徴を、回路がケースのなかにカプセルされ
ているときにも読出すことができる回路装置を提供する
ことである。
識別特＠（たとえばロフト番号〉を含むことができ、ま
たその識別特徴を、回路がケースのなかにカプセルされ
ているときにも読出すことができる回路装置を提供する
ことである。
この！！題は請求項１に記載の特徴により解決される。
有利な実施例は請求項２以下にあげられている。
以下、図面により本発明を一層詳細に説明する。
第１図には半導体回路に対して特有の集積半導体回路ｌ
およびその接続パッドＰＤを有する集積半導体回路の半
導体チップＣＨが著しく簡単化して示されている。チッ
プＣＨ上にはさらに本発明による回路装置２が示されて
おり、その際に回路装置２と集積半導体回路ｌとの間の
大きさの比は技術的に実際に必要な条件にくらべてはる
かに大きく図示されている。しかし、このことは図面を
見易くする役割をする０回路装置２のデータ出力端ＤＯ
はこれに特別に対応付けられている半導体チンプＣＨ上
の接続パッドＰＤＯに導かれており、従ってデータ出力
端Ｄｏは接続ビンを介してモジュール外部からも近接可
能である。しかし適当な多重化装置の使用の際には、半
導体チップＣＨ上に既に存在する接続パッドＰＤもデー
タ出力端ＤＯに対する接続パッドＰＤＯとして利用され
得る。
およびその接続パッドＰＤを有する集積半導体回路の半
導体チップＣＨが著しく簡単化して示されている。チッ
プＣＨ上にはさらに本発明による回路装置２が示されて
おり、その際に回路装置２と集積半導体回路ｌとの間の
大きさの比は技術的に実際に必要な条件にくらべてはる
かに大きく図示されている。しかし、このことは図面を
見易くする役割をする０回路装置２のデータ出力端ＤＯ
はこれに特別に対応付けられている半導体チンプＣＨ上
の接続パッドＰＤＯに導かれており、従ってデータ出力
端Ｄｏは接続ビンを介してモジュール外部からも近接可
能である。しかし適当な多重化装置の使用の際には、半
導体チップＣＨ上に既に存在する接続パッドＰＤもデー
タ出力端ＤＯに対する接続パッドＰＤＯとして利用され
得る。
第２図による実施例は本発明による回路装置２を一層詳
細に示すものである。これはｎ個（ｎ＝自然数）のプロ
グラム可能な要素Ｆｌ・・・Ｆｎとｎ段の並列−直列シ
フトレジスタＳＲとを含んでいる。プログラム可能な要
素Ｆｌ・・・Ｆｎの出力端は並列−直列シフトレジスタ
ＳＲの各１つの並列入力端１１・・・Ｉｎを形成してい
る。第２図は並列−直列シフトレジスタＳＲのデータ出
力端ＤＯをも示している。並列−直列シフトレジスタＳ
Ｒはさらに制御入力端ＬＤを含んでいる。制御入力端Ｌ
Ｄの能動化は、並列−直列シフトレジスタＳＲの個々の
段にその内容としてプログラム可能な要素Ｆｌ・・・Ｆ
ｎの電気的状態を時間並列に受け入れるようにする。さ
らに並列−直列シフトレジスタＳＲはクロック入力端Ｃ
ＬＫを含んでいる。それに与えられ得るクロ１ンク信号
φにより並列−直列シフトレジスタＳＲの内容はビット
ごとにそのデータ出力端ＤＯにシフトされ得る６本発明
の実施例では、第２図および第４図に示されているよう
に、各プログラム可能な要素Ｆｌ・・・Ｆｎに出力側に
１つの負荷要素ＴＡが接続されている。
細に示すものである。これはｎ個（ｎ＝自然数）のプロ
グラム可能な要素Ｆｌ・・・Ｆｎとｎ段の並列−直列シ
フトレジスタＳＲとを含んでいる。プログラム可能な要
素Ｆｌ・・・Ｆｎの出力端は並列−直列シフトレジスタ
ＳＲの各１つの並列入力端１１・・・Ｉｎを形成してい
る。第２図は並列−直列シフトレジスタＳＲのデータ出
力端ＤＯをも示している。並列−直列シフトレジスタＳ
Ｒはさらに制御入力端ＬＤを含んでいる。制御入力端Ｌ
Ｄの能動化は、並列−直列シフトレジスタＳＲの個々の
段にその内容としてプログラム可能な要素Ｆｌ・・・Ｆ
ｎの電気的状態を時間並列に受け入れるようにする。さ
らに並列−直列シフトレジスタＳＲはクロック入力端Ｃ
ＬＫを含んでいる。それに与えられ得るクロ１ンク信号
φにより並列−直列シフトレジスタＳＲの内容はビット
ごとにそのデータ出力端ＤＯにシフトされ得る６本発明
の実施例では、第２図および第４図に示されているよう
に、各プログラム可能な要素Ｆｌ・・・Ｆｎに出力側に
１つの負荷要素ＴＡが接続されている。
プログラム可能な要素Ｆｌ・・・Ｆｎは少なくとも識別
過程の間は入力側で第１の固定電位と接続されている。
過程の間は入力側で第１の固定電位と接続されている。
典型的にはこれは集積回路１の一方の供給電位ＶＤＤで
あってよい、プログラム可能な要素Ｆｌ・・・Ｆｎは、
各実施例に応して、機械的、熱的または化学的に分離可
能なスイッチング要素、特に抵抗であってよい、第３図
による実施例ではプログラム可能な要素Ｆｌ・・・Ｆｎ
は、抵抗として接続されているトランジスタである。別
の実施例は分離可能な導体帯を使用している。第２図お
よび第４図に示されている実施例ではプログラム可能な
要素Ｆｌ・・・Ｆｎは、たとえば９Ａ積半導体メモリに
おいて冗長−アドレスデコーダに対して使用されるいわ
ゆる“レーザーヒユーズ゛である。プログラム可能な要
素Ｆｌ・・・Ｆｎのプログラミングのためには、この場
合、冗長−アドレスデコーダのプログラミングのために
既に使用されている通常の捕助手段が使用され得る。プ
ログラム可能な要素Ｆｌ・・・Ｆｎは分離によりプログ
ラムされる。
あってよい、プログラム可能な要素Ｆｌ・・・Ｆｎは、
各実施例に応して、機械的、熱的または化学的に分離可
能なスイッチング要素、特に抵抗であってよい、第３図
による実施例ではプログラム可能な要素Ｆｌ・・・Ｆｎ
は、抵抗として接続されているトランジスタである。別
の実施例は分離可能な導体帯を使用している。第２図お
よび第４図に示されている実施例ではプログラム可能な
要素Ｆｌ・・・Ｆｎは、たとえば９Ａ積半導体メモリに
おいて冗長−アドレスデコーダに対して使用されるいわ
ゆる“レーザーヒユーズ゛である。プログラム可能な要
素Ｆｌ・・・Ｆｎのプログラミングのためには、この場
合、冗長−アドレスデコーダのプログラミングのために
既に使用されている通常の捕助手段が使用され得る。プ
ログラム可能な要素Ｆｌ・・・Ｆｎは分離によりプログ
ラムされる。
プログラムされないプログラム可能な要素（たとえば第
４図中のプログラム可能な要素Ｆ２）ではこうして本質
的に上記の固定電位（たとえば１つの供給電位ＶＤＤ）
が並列−直列シフトレジスタＳＲの所属の並列入力端（
第２図中の入力端１２）に到達する。
４図中のプログラム可能な要素Ｆ２）ではこうして本質
的に上記の固定電位（たとえば１つの供給電位ＶＤＤ）
が並列−直列シフトレジスタＳＲの所属の並列入力端（
第２図中の入力端１２）に到達する。
それとは異なり、プログラムされたプログラム可能な要
素では、負荷要素ＴＲが設けられているか否かが重要で
ある。第３図中に示されている後者の場合には、並列−
直列シフトレジスタＳＲの並列入力端！ｌ・・引ｎは、
非接続（このことは所属のプログラム可能な要素のプロ
グラミングに相応する）の際にシフトレジスタ内部で上
記の固定電位に等しくない別の電位にあるようにされて
いなければならない、すなわち、プログラムされたプロ
グラム可能な要素の場合には所属の並列入力端は別の電
位にある。
素では、負荷要素ＴＲが設けられているか否かが重要で
ある。第３図中に示されている後者の場合には、並列−
直列シフトレジスタＳＲの並列入力端！ｌ・・引ｎは、
非接続（このことは所属のプログラム可能な要素のプロ
グラミングに相応する）の際にシフトレジスタ内部で上
記の固定電位に等しくない別の電位にあるようにされて
いなければならない、すなわち、プログラムされたプロ
グラム可能な要素の場合には所属の並列入力端は別の電
位にある。
典型的には集積回路ｌの他方の供給電位ＶＳＳである第
２の固定電位とできるかぎり高抵抗で接続されている負
荷要素ＴＲが設けられている場合には、プログラムされ
たプログラム可能な要素（たとえば第４図中のプログラ
ム可能な要素Ｆ１）に対応付けられている並列入力端（
第２図中の並列入力端！ｌに相応）は、負荷要素ＴＲに
より予め与えられている第２の固定電位にある。
２の固定電位とできるかぎり高抵抗で接続されている負
荷要素ＴＲが設けられている場合には、プログラムされ
たプログラム可能な要素（たとえば第４図中のプログラ
ム可能な要素Ｆ１）に対応付けられている並列入力端（
第２図中の並列入力端！ｌに相応）は、負荷要素ＴＲに
より予め与えられている第２の固定電位にある。
すなわち全体として並列入力端１１・・−Ｉｎの下記の
可能な状態が生ずるニ プログラム可能な要素がプログラムされていない：対応
付けられている並列入力端は第１の固定電位にある； プログラム可能な要素がプログラムされている：対応付
けられている並列入力端は別の電位（好ましくは埴が第
２の固定電位に等しい；負荷要素（ＴＲ）なしの実施例
）もしくは第２の固定電位（負荷要素（ＴＲ）を有する
実施例）にある。
可能な状態が生ずるニ プログラム可能な要素がプログラムされていない：対応
付けられている並列入力端は第１の固定電位にある； プログラム可能な要素がプログラムされている：対応付
けられている並列入力端は別の電位（好ましくは埴が第
２の固定電位に等しい；負荷要素（ＴＲ）なしの実施例
）もしくは第２の固定電位（負荷要素（ＴＲ）を有する
実施例）にある。
本発明は、ｎ個のプログラム可能な要素Ｆｌ・・・Ｆｎ
および１つのｎピント幅の並列−直列シフトレジスタＳ
Ｒの使用の際に１つの正常状Ｂ（すべてのｎ個のプログ
ラム可能な要素Ｆｌ・・・Ｆｎがプログラムされない）
とｌ−１４１１１１のコード値をプログラムすることを
可能にする。この多数のコード値は、集積回路の分野で
は通常のわずかな面積占有では、従来公知の技術では実
現可能でない。
および１つのｎピント幅の並列−直列シフトレジスタＳ
Ｒの使用の際に１つの正常状Ｂ（すべてのｎ個のプログ
ラム可能な要素Ｆｌ・・・Ｆｎがプログラムされない）
とｌ−１４１１１１のコード値をプログラムすることを
可能にする。この多数のコード値は、集積回路の分野で
は通常のわずかな面積占有では、従来公知の技術では実
現可能でない。
プログラムされたコードまたは（プログラムされない）
正常状態は下記の仕方で読出され得る。
正常状態は下記の仕方で読出され得る。
先ず、制御入力端ＬＤを介して制御されて、プログラム
可能な要素Ｆｌ・・・Ｆｎの状態に相応する並列入力端
１１・・・Ｉｎに与えられている情報（−第１または第
２の固定電位）が並列に並列−直列シフトレジスタＳＲ
の段のなかに受け入れられる。
可能な要素Ｆｌ・・・Ｆｎの状態に相応する並列入力端
１１・・・Ｉｎに与えられている情報（−第１または第
２の固定電位）が並列に並列−直列シフトレジスタＳＲ
の段のなかに受け入れられる。
クロック人力ＩｃＬＫにクロック信号φを与えることに
より、これらの情報は並列−直列シフトレジスタＳＲの
データ出力端ＤＯを介して続出し可能である。それらは
こうして半導体回路のバンドＰＤＯから取り出し可能で
あり、またこれにｔＩ続されているモジュール端子を介
して半導体回路の外部にも与えられ得る。しかし、デー
タ出力端ＤＯは半導体回路１と接続されていてもよい、
すなわち集積半導体回路およびたとえばその技術的特性
が相応に識別され得る。
より、これらの情報は並列−直列シフトレジスタＳＲの
データ出力端ＤＯを介して続出し可能である。それらは
こうして半導体回路のバンドＰＤＯから取り出し可能で
あり、またこれにｔＩ続されているモジュール端子を介
して半導体回路の外部にも与えられ得る。しかし、デー
タ出力端ＤＯは半導体回路１と接続されていてもよい、
すなわち集積半導体回路およびたとえばその技術的特性
が相応に識別され得る。
並列−直列シフトレジスタＳＲに対してたとえばいわゆ
るセルライブラリに準備された通常のシフトレジスタま
たはその部分を使用するならば、そこに場合によっては
存在する追加的な直列入力端Ｓをたとえば集積回路ｌの
他方の供袷電位■ＳＳとの固定接続により電気的に不能
動的に切り換えることは有利である。
るセルライブラリに準備された通常のシフトレジスタま
たはその部分を使用するならば、そこに場合によっては
存在する追加的な直列入力端Ｓをたとえば集積回路ｌの
他方の供袷電位■ＳＳとの固定接続により電気的に不能
動的に切り換えることは有利である。
第１図は集積回路のなかの本発明による回路装置を示す
図、第２図および第３図は本発明の種々の実施例を示す
図、第４図はコード化された状態で第２図による実施例
を示す図である。 １・・・集積回路 ２・・・本発明による回路装置 ＣＨ・・・半導体チップ ＣＬＫ・・・クロック入力端 ＤＯ・・・データ出力端 Ｆ１〜Ｆｎ・・・プログラム可能な回路要素夏１−１
ｎ・・・並列入力端 ＬＤ・・・制御入力端 ＰＤ○・・・接続パッド Ｓ・・・直列入力端 ＳＲ・・・並列−直列シフトレジスタ ＴＲ・・・負荷要素 ＶＤＤ、ＶＳＳ・・・供給電位 φ・・・クロック信号 ＩＧ １ ＩＧ ２ ＩＧ ３ ＩＧ ４
図、第２図および第３図は本発明の種々の実施例を示す
図、第４図はコード化された状態で第２図による実施例
を示す図である。 １・・・集積回路 ２・・・本発明による回路装置 ＣＨ・・・半導体チップ ＣＬＫ・・・クロック入力端 ＤＯ・・・データ出力端 Ｆ１〜Ｆｎ・・・プログラム可能な回路要素夏１−１
ｎ・・・並列入力端 ＬＤ・・・制御入力端 ＰＤ○・・・接続パッド Ｓ・・・直列入力端 ＳＲ・・・並列−直列シフトレジスタ ＴＲ・・・負荷要素 ＶＤＤ、ＶＳＳ・・・供給電位 φ・・・クロック信号 ＩＧ １ ＩＧ ２ ＩＧ ３ ＩＧ ４
Claims (1)
- 【特許請求の範囲】 １）集積半導体回路の識別のための回路装置において、 ｎ個のプログラム可能な要素（Ｆ１・・・Ｆｎ）と、ｎ
個の並列入力端（Ｉ１・・・Ｉｎ）および１つのデータ
出力端（ＤＯ）を有する１つの並列−直列シフトレジス
タ（ＳＲ）とを有し、各プログラム可能な要素（Ｆ１・
・・Ｆｎ）の出力端が並列−直列シフトレジスタ（ＳＲ
）の並列入力端（Ｉ１・・・Ｉｎ）の１つと接続されて
おり、 並列−直列シフトレジスタ（ＳＲ）がプロ グラム可能な要素（Ｆ１・・・Ｆｎ）の電気的状態を並
列−直列シフトレジスタ（ＳＲ）のなかに受け入れるた
めの制御入力端（ＬＤ）を有し、 並列−直列シフトレジスタ（ＳＲ）がクロ ック入力端（ＣＬＫ）に与えられ得るクロック信号（φ
）に関係して並列−直列シフトレジスタ（ＳＲ）のシフ
ト機能を制御するためのクロック入力端（ＣＬＫ）を有
する ことを特徴とする集積半導体回路の識別のための回路装
置。 ２）プログラム可能な要素（Ｆ１・・・Ｆｎ）が機械的
、熱的または化学的に分離可能なスイッチング要素であ
ることを特徴とする請求項１記載の回路装置。 ３）分離可能なスイッチング要素が抵抗であることを特
徴とする請求項２記載の回路装置。 ４）抵抗が抵抗として接続されているトランジスタであ
ることを特徴とする請求項３記載の回路装置。 ５）プログラム可能な要素（Ｆ１・・・Ｆｎ）がレーザ
ーヒューズであることを特徴とする請求項１または２記
載の回路装置。 ６）プログラム可能な要素（Ｆ１・・・Ｆｎ）が分離可
能な導体帯であることを特徴とする請求項１または２記
載の回路装置。 ７）各プログラム可能な要素（Ｆ１・・・Ｆｎ）に出力
側に負荷要素（ＴＲ）が接続されていることを特徴とす
る請求項１ないし６の１つに記載の回路装置。 ８）並列−直列シフトレジスタ（ＳＲ）に存在する直列
入力端（Ｓ）が電気的に不能動的に接続されていること
を特徴とする請求項１ないし７の１つに記載の回路装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89111871.3 | 1989-06-29 | ||
| EP89111871A EP0404986B1 (de) | 1989-06-29 | 1989-06-29 | Schaltungsanordung zur Identifikation integrierter Halbleiterschaltkreise |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338018A true JPH0338018A (ja) | 1991-02-19 |
| JP3022584B2 JP3022584B2 (ja) | 2000-03-21 |
Family
ID=8201554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166525A Expired - Fee Related JP3022584B2 (ja) | 1989-06-29 | 1990-06-25 | 集積半導体回路の識別のための回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0404986B1 (ja) |
| JP (1) | JP3022584B2 (ja) |
| KR (1) | KR100206611B1 (ja) |
| AT (1) | ATE84169T1 (ja) |
| DE (1) | DE58903184D1 (ja) |
| HK (1) | HK9195A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381664B1 (ko) * | 2001-01-11 | 2003-04-26 | 주식회사 덕성 | 원적외선 방사 마이크로 캡슐 및 그 제조방법 |
| DE10228905A1 (de) | 2002-06-27 | 2004-01-15 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Datenübertragung |
| WO2004074396A1 (ja) | 2003-02-24 | 2004-09-02 | Matsumoto Yushi-Seiyaku Co., Ltd. | 熱膨張性微小球、その製造方法およびその使用方法 |
| EP1759250A1 (en) * | 2004-06-15 | 2007-03-07 | Koninklijke Philips Electronics N.V. | Control scheme for binary control of a performance parameter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0057645A1 (en) * | 1981-02-04 | 1982-08-11 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Electrically coded identification of integrated circuit devices |
| US4441167A (en) * | 1981-12-03 | 1984-04-03 | Raytheon Company | Reprogrammable read only memory |
| DE3327503A1 (de) * | 1983-07-29 | 1985-02-07 | Siemens AG, 1000 Berlin und 8000 München | Teststruktur zur kennzeichnung von halbleiterchips und verfahren zu deren kennzeichnung |
| JPH0658925B2 (ja) * | 1983-10-31 | 1994-08-03 | 株式会社東芝 | 集積回路試験装置 |
| DE3601829A1 (de) * | 1986-01-22 | 1987-07-23 | Siemens Ag | Hochintegrierter elektronischer baustein |
-
1989
- 1989-06-29 AT AT89111871T patent/ATE84169T1/de not_active IP Right Cessation
- 1989-06-29 DE DE8989111871T patent/DE58903184D1/de not_active Expired - Fee Related
- 1989-06-29 EP EP89111871A patent/EP0404986B1/de not_active Expired - Lifetime
-
1990
- 1990-06-25 JP JP2166525A patent/JP3022584B2/ja not_active Expired - Fee Related
- 1990-06-29 KR KR1019900009692A patent/KR100206611B1/ko not_active Expired - Fee Related
-
1995
- 1995-01-19 HK HK9195A patent/HK9195A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0404986B1 (de) | 1992-12-30 |
| EP0404986A1 (de) | 1991-01-02 |
| ATE84169T1 (de) | 1993-01-15 |
| HK9195A (en) | 1995-01-27 |
| KR100206611B1 (ko) | 1999-07-01 |
| DE58903184D1 (de) | 1993-02-11 |
| KR910001927A (ko) | 1991-01-31 |
| JP3022584B2 (ja) | 2000-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6515505B1 (en) | Functionality change by bond optioning decoding | |
| KR100541509B1 (ko) | 퓨즈배치의융통성을갖는리던던시반도체메모리 | |
| US5539692A (en) | Semiconductor memory and method of setting type | |
| US5754879A (en) | Integrated circuit for external bus interface having programmable mode select by selectively bonding one of the bond pads to a reset terminal via a conductive wire | |
| KR100393214B1 (ko) | 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치 | |
| KR970071779A (ko) | 메모리 모듈 | |
| JPH0225774A (ja) | 電子モジュール | |
| EP1518248B1 (en) | Shift register for sequential fuse latch operation | |
| US5303180A (en) | Pin programmable dram that allows customer to program option desired | |
| GB2221072A (en) | Programmable sequential-code recognition circuit | |
| JP3588075B2 (ja) | 集積回路および該集積回路のテスト方法 | |
| JPH0338018A (ja) | 集積半導体回路の識別のための回路装置 | |
| US20050055618A1 (en) | Test arrangement and method for selecting a test mode output channel | |
| JP3100609B2 (ja) | 集積半導体回路の識別のための回路装置 | |
| US6313655B1 (en) | Semiconductor component and method for testing and operating a semiconductor component | |
| GB2250361A (en) | Ic card attribute identification. | |
| US7579689B2 (en) | Integrated circuit package, and a method for producing an integrated circuit package having two dies with input and output terminals of integrated circuits of the dies directly addressable for testing of the package | |
| ATE67892T1 (de) | Integrierter halbleiterspeicher. | |
| US6545927B2 (en) | Integrated semiconductor circuit, in particular a semiconductor memory configuration, and method for its operation | |
| JP2006196159A (ja) | 個別チップのデバイス情報を直接読み取り可能なシグネチャー識別装置を有するマルチチップパッケージ | |
| EP0520356B1 (en) | Semiconductor integrated circuit equipped with diagnostic circuit | |
| US6274931B1 (en) | Integrated circuit packaging systems and methods that use the same packaging substrates for integrated circuits of different data path widths | |
| US6618306B2 (en) | Semiconductor memory device having row and column redundancy circuit and method of manufacturing the circuit | |
| KR100190359B1 (ko) | 집적회로장치 | |
| JPS61180995A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |