JPH0338058A - 薄膜キャパシタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体−絶縁体一導電体構造の複数のキャパ
シタを合成した薄膜キャパシタに関するものである。

〔従来の技術〕

第６図は薄膜キャパシタを有する従来のエミッタ結合型
マルチバイブレータ及び差動増幅器を示す回路図である
。同図に示すように、双方のベース、コレクタが交叉結
合されたｎｐｎトランジスタ１．ｎｐｎ）ランジメタ２
のエミッタがそれぞれ定電流源３．４を介して接地され
ている。

これらのトランジスタ１．２のエミッタ間に薄膜キャパ
シタより成るタイミングキャパシタ５が介挿されている
。また、電源Ｖ。Ｃに接続されている電源線６とトラン
ジスタ１のコレクタとの間に抵抗７とダイオード８（ア
ノードが電源線６側）が並列に介挿され、電源線６とト
ランジスタ２のコレクタとの間に抵抗９とダイオード１
０（アノードが電源線６側）が並列に介挿されている。

以上の構成要素１〜１０によりマルチバイブレータ２０
を構成している。なお、このマルチバイブレータ２０の
出力はトランジスタ１．２のコレクタ出力であり、前述
したように、トランジスタ１゜２それぞれのコレクタ・
ベースが交叉接続されることにより、それぞれの出力か
ら入力に正帰還がかかることになる。

このマルチバイブレータ２０の出力が差動増幅器１９に
人力されている。具体的には、トランジスタ２のコレク
タがｎｐｎ）ランジメタ１１のベースに、トランジスタ
１のコレクタがｎｐｎ）ランジスタ１２のベースに接続
されている。差動増幅器１９内のこれらのトランジスタ
１１．１２のエミッタは、共通に定電流源１３を介して
接地され、それぞれのコレクタは抵抗１４．１５を介し
て電源線６に接続されている。

上記構成の差動増幅器１９はトランジスタ１１゜１２の
ベースに入力される電圧の差を増幅し、抵抗１４．１５
の電圧降下、すなわちトランジスタ１１．１２のコレク
タ電圧として出力している。

一方、上記構成のマルチパイプレーク２０は非安定であ
り、トランジスタ１，２がオン状態とオフ状態を交互に
繰返すことにより、その出力（トランジスタ１．２のコ
レクタ出力）は発振している。その発振周波数ｆ。は次
の（１）式により決定される。

夏。＝定電流源３，４を流れる電流量 ｃｏ　＝タイミングキャパシタ５の容量値ｖ　：トラン
ジスタ１．２のベース・エミツＥ 少量電圧 なお、ダイオード８．１０は負荷抵抗７．９にあられれ
る出力振幅をＶ　　−Ｖ　　（ＶＦ、はダイオＣＣＦ −ド８．１０の順方向電圧降下）にクランプするために
設けられてい・る。これらのダイオード８゜１０の働き
により、マルチバイブレータ２０の２出力は方形波とな
る。この２出力は互いに逆用の関係にある。そして、こ
のマルチバイブレータ２０の２出力がそれぞれトランジ
スタ１１．１２のベースに人力されることによりトラン
ジスタ１１゜１２のコレクタから増幅された互いに逆相
の方形波が出力される。

第７図はタイミングキャパシタ５の構造を示す断面図で
ある。同図に示すように、ｐ型基板２１上にｎ　エピタ
キシャル層２２が形成されている。

このｎ　エピタキシャル層２２の一部において、表面か
ら裏面にかけて、ｐ分離層２３が形成されている。この
ｐ分離層２３を形成することにより、ｎ−エピタキシャ
ル層２２上に形成されるトランジスタ等の他の素子（図
示しない）から分離して、キャパシタ形成領域２４が設
けられる。また、キャパシタ形成領域２４内のｐ型基板
２１とｎ　エピタキシャル層２２間の一部にｎ＋埋込み
層２５が形成されている。

キャパシタ形成領域２４におけるｎ　エピタキシャル層
２２の上層部にｐ拡散層２６が形成され、ｐ拡散層２６
の上層部にｎ拡散層２７が形成されている。ｐ拡散層２
６と同じ工程で形成される他のｐ拡散層は、キャパシタ
形成領域２４外では例えばｎｐｎ）ランジスタ（第５図
のトランジスタ１．２．１１．１２等）のベース領域と
して利用されている。また、ｎ拡散層２７と同じ工程で
形成される他のｎ拡散層は、キャパシタ形成領域２４以
外では、例えばｎｐｎ）ランジスタのエミッタ領域とし
て利用されている。

ｎ　エピタキシャル層２２の表面上にはＳｉＯ２膜２８
膜形８されており、このＳ　ｔ　０２膜２８はｎ拡散層
２７上に２箇所の開口部２９Ａ、２９Ｂを有している。

開口部２９Ａにおいて、ｎ拡散層２７上に絶縁膜３０を
介してＡＮｉ！極３１極上１され、開口部２９Ｂにおい
て、ｎ拡散層２７上にＡＩ電極３２が形成されている。

このＡ１１ｒ１極３２はｎ拡散層２７に電気的に接続さ
れている。

上記した構成において、ＡＩ電極３１．絶縁膜３０、ｎ
拡散層２７により、タイミングキャパシタ５を形成して
おり、第８図の平面図に示すように、トランジスタ１の
エミッタがＡＪ）ｍｔｉ３１１．：接続され、トランジ
スタ２のエミッタがＡ１ｔＫ極３２に接続されている。

このように、タイミングキャパシタ５は金属−絶縁体一
半導体構造の（ＭＩＳ構造）薄膜キャパシタにより形成
されている。薄膜キャパシタは、一般にｐｎ接合キャパ
シタに比べて、寄生素子が少なく、単位面積当りの容量
値も高いため、よく利用されている。

〔発明が解決しようとする課題〕

第９図は、第６図〜第８図で示したタイミングキャパシ
タ５周辺の等価回路図である。同図において、Ｃ１，Ｄ
Ｉはそれぞれｎ拡散層２７．ｐ拡散層２６間のｐｎ接合
により形成される寄生キャパシタ、寄生ダイオードであ
り、Ｃ２，Ｃ２はそれぞれｐ拡散層２６．ｎ　エピタキ
シャル層２２間のｐｎ接合により形成される寄生キャパ
シタ。

寄生ダイオードであり、Ｃ３，Ｃ３はそれぞれｎ−エピ
タキシャル層２２及びｎ＋埋込み層２５とｐ型基板２１
間のｐｎ接合により形成される寄生キャパシタ、寄生ダ
イオードである。また、Ｒ１はｎ拡散層２７による抵抗
、Ｒ２はｎ　エピタキシャル層２２による抵抗を示して
いる。

このように、タイミングキャパシタ５をＭＩＳ構造の薄
膜キャパシタで形成しても、トランジスタ等の能動素子
と同時に製造される場合、寄生キャパシタＣ１〜Ｃ３が
存在してしまう。

上記した構成下で、キャパシタ形成領域２４が存在する
島に形成される図示しない他の回路での必要上、キャパ
シタ形成領域２４内のエピタキシャル層２２に電源が接
続されている場合、電源に発生する雑音成分が寄生容量
Ｃ１〜Ｃ３を介して、ｎ拡散層２７に現われ、ひいては
このｎ拡散層２７と電気的に接続されたＡＩ電極３２に
現れてしまう。一方、Ａ１電極３１とｎ拡散層２７とは
、絶縁膜３０により絶縁されているため、ＡＩ電極３１
には電源に発生する雑音成分が現れない。つまり、タイ
ミングキャパシタ５の一方電極３２には雑音成分が現れ
、他方電極３１には雑音成分が現れない。

したがって、タイミングキャパシタ５に電源の雑音成分
が混入した場合、第６図で示したマルチバイブレータ２
０のトランジスタ２のエミッタのみに雑音成分が人力さ
れることになる。その結果、差動増幅器１つのトランジ
スタ１１のベースに入力される信号のみに、雑音成分が
混入するため、差動増幅器１つの出力（トランジスタ１
１．１２のコレクタ）に現れる出力波形にビートが発生
してしまう。

つまり、タイミングキャパシタ５の一方の電極のみから
、雑音成分が発生すると、このタイミングキャパシタ５
をｔ＊　Ｆ７！ｉｙ素としたマルチパイプレーク２０に
、ひいてはこのマルチバイブレータ２０の出力を受ける
差動増幅器１９に誤動作が生じるという問題点があった
。

この問題点を解決する一つの方法として、キャパシタ形
成領域２４のまわりに分離領域を設けてキャパシタ形成
領域２４を電源の島から絶縁して設けることにより、ｆ
ｌｉＨの雑音成分から完全に遮断された状態で、タイミ
ングキャパシタ５を形成することができる。しかしなが
らこの方法では、電源とキャパシタを完全分離する分、
チップ面積が大きくなり、集積化を損ねてしまうという
別の問題が生じてしまう。

この発明は上記のような問題点を解決するためになされ
たもので、雑音成分が混入した場合、画電極から均等に
雑音成分が現れるキャパシタを得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかるキャパシタは、共通半導体層と、前記
共通半導体層上に形成された第１．ｍ２のキャパシタと
を備え、前記第１．第２のキャパシタの各々は、前−紀
共通半導体層上にｐｎ接合分離して形成された半導体層
と、前記半導体層上に形成された絶縁膜と、前記絶縁膜
上に形成された導電体層とからなり、前記半導体層下に
形成される寄生ｐｎ接合キャパシタは、前記第１．第２
のキャパシタ間で同一になるように設定され、前記第１
のキャパシタの前記半導体層と前記第２のキャパシタの
導電体層とを電気的に接続する第１の接続手段と、前記
第２のキャパシタの前記半導体層と前記第１のキャパシ
タの前記導電体層とを電気的に接続する第２の接続手段
とをさらに備えている。

〔作用〕

この発明においては、第１．第２のキャパシタ各々の半
導体層下に形成される寄生ｐｎ接合キャパシタの容量値
は同一であるため、該寄生ｐｎ接合キャパシタを介して
伝えられる電気信号は、第１、第２のキャパシタの各半
導体層に共通にあられれる。

〔実施例〕

第１図はこの発明の一実施例であるタイミングキャパシ
タを用いたマルチバイブレークと差動増幅器を示す回路
図である。

同図に示すように、マルチバイブレータ２０′中のタイ
ミングキャパシタ５′はトランジスタ１゜２のエミッタ
間に並列に設けられたキャパシタ５１．５２を合成して
構成されている。この合成容量値は第６図に示す従来回
路のタイミングキャパシタ５の容量値ＣＯと等しい鎧に
設定されている。

なお、他の構成は第６図の従来回路と同じであるため説
明は省略する。

第２図はキャパシタ５１．５２の構造を示す断面図、第
３図はその平面図であり、第３図のＡ−Ａ断面が第２図
で示されている。。

第２図、第３図に示すように、ｐ型基板２１上にｎ　エ
ピタキシャル層２２が形成されている。

このｎ　エピタキシャル層２２の上層部に、ウェル領域
であるｐ拡散層２６ａ、２６ｂが形成されている。これ
らｐ拡散層２６ａ、２６ｂそれぞれの上層部に形成され
たｎ拡散層２７ａ、２７ｂと、ＳｉＯ□膜２８膜間８部
２９Ａ、２９Ａ’を介してれ拡散層２７ｇ、２７ｂ上に
それぞれ形成された絶縁膜３０ａ、３０ｂと、絶縁１１
３０ａ、３０ｂ上にそれぞれ形成されたＡ１１＠極３１
ａ、３１ｂと、Ｓ　ｉＯＺ層２８の開口部２９Ｂ、２９
Ｂ’を介してｎ拡散層２７ａ、２７ｂ上に電気的に接触
してそれぞれ形成された、ＡＩ！１１極３２ａ、３２ｂ
とによりキャパシタ５１．５２をそれぞれ構成している
。そして、キャパシタ５１のＡＩ電極３１ａと、キャパ
シタ５２のＡＩ電極３２ｂとをＡＩ！配線３４により電
気的に接続し、キャパシタ５１のＡｆｉｍ極３２ａとキ
ャパシタ５２のＡＩ電極３１ｂとをＡ！Ｉ配［３５によ
り電気的に接続している。また、ＡＩ配８１３４を′ト
ランジスタ１のエミッタに、ＡＩ配線３５をトランジス
タ２のエミッタに接続している。なお、ｐ型基板２１と
ｎエピタキシャル層２２との界面のｎ　埋込み層２５は
キャパシタ５１からキャパシタ５２にかけて形成されて
いる。また、図示していないがキャパシタ５１．５２を
含む島を他の領域から分離するように、第７図のｐ分離
層２３と類似のｐ分離層を形成している。

また、キャパシタ５１．５２の下層電極となるｎ拡散層
２７ａ、２７ｂ及びその下層のｐ拡散層２６ａ、２６ｂ
の不純物濃度、構造（形状・大きさ）９位置関係をキャ
パシタ５１．５２間で全く同一に形成し、第４図の等価
回路図に示す寄生キャパシタＣ１ａ（ｎ拡散層２７ａと
ｐ拡散層２６ａ間のｐｎ接合容ＩＩ）とＣ１ｂ（ｎ拡散
層２７ｂとｐ拡散層２６ｂ間のｐｎ接合容量）及び寄生
キャパシタＣ２ａ　（ｐ拡散層２６ａとｎ″″エピタキ
シャル層２層間２間ｎ接合容量〉とＣ２ｂ　（ｐ拡散層
２６ｂとｎ　エピタキシャル層２２ｍ１のｐｎ接合容量
）とを全く同一容量値にしている。以下、ｐｎ接合キャ
パシタの接合容量について説明する。

一般に、ｐｎ接合キャパシタの接合容量ｃｏは次の（２
〉式により決定する。

（２）式において、 Ａ：ｐｎ接合形成面積 ｑ：電子の電荷量 ε：半導体の比誘電率 Ｎｈ　ｓ　ｐ要領域のアクセプタ濃度 Ｎ　：ｎ影領域のドナー濃度 Ｖ：逆バイアス電圧 寄生キャパシタＣ１ａ、Ｃ１ｂにおいて、ｎ拡散層２７
ａと２７ｂのドナー濃度は同一であり、ｐ拡散層２６ａ
と２６ｂのアクセプタ濃度が同一テある。また同一構造
、同一位置関係でｎ拡散層２７ａと２７ｂ％ｐ拡散層２
６ａと２６ｂを形成したため、ｎ拡散層２７ａ、　　ｐ
拡散層２６ａ間のｐｎ接合形成面積とｎ拡散層２６ｂ、
ｐ拡散層２６ｂ間のｐｎ接合形成面積とが同一になる。

従って、（２）式の全パラメータが同一になるため、寄
生キャパシタＣ１ａとＣ１ｂのｐｎ接合容量は全く同一
になる。同様のことが寄生キャパシタＣ２ａとＣ２ｂに
もあてはまるため、寄生キャパシタＣ２ａとＣ２ｂのｐ
ｎ接合容量値は同一になる。

なお、上述したように濃度Ｎ　　、Ｎ　　、接合面Ｄ 積Ａを同一に設定しなくても、濃度Ｎ　　、Ｎ　　。

Ｄ 接合面積Ａを適当に設定し、キャパシタ５１．５２下に
それぞれ形成される、（２）式に基づ＜ｐｎｎ接合容量
Ｃ型同一に設定することも考えられる。

また、第４図において、Ｄｌａはｎ拡散層２７ａとｐ拡
散層２６ａ間の寄生ダイオード、Ｄ２ａはｐ拡散層２６
ａとｎ　エピタキシャル層２２間の寄生ダイオード、Ｄ
ｌｂはｎ拡散層２７ｂとｐ拡散層２５ｂ間の寄生ダイオ
ード、Ｄ２ｂはｐ拡散層２６ｂとｎ　エピタキシャル層
２２間の寄生ダイオード、Ｒ２ａはキャパシタ５１にお
けるｎエピタキシャル層２２による抵抗、Ｒ２ｂはキャ
パシタ５２におけるｎ　エピ・タキシャル層２２による
抵抗、Ｃ８，ＤＳはそれぞれｎ−エピタキシャル層２２
及びｎ　埋込み層２５とＰ型基板２１間に形成される、
キャパシタ５１．５２に共通の寄生キャパシタ、寄生ダ
イオードである。

第５Ａ図〜第５Ｊ図はキャパシタ５１．５２より成るタ
イミングキャパシタ５′の製造方法を示す断面図である
。以下、同図を参照して製造方法の説明を行う。

まず、ｐＷ１基板２１の表面にＰ（リン）、Ａｓ（ヒソ
）＊等を拡散してｎ＋埋込み層２５を第５Ａ図に示すよ
うに形成する。ｎ　埋込み層２５はキャパシタ５１から
５２にかけて形成されている。

次に、ｐ型基板２１の表面全面にエピタキシャル成長法
により第５Ｂ図に示すようにｎ′″エピタキシャル層２
層重２成する。この時、ｎ１埋込み層２５からの外方拡
散が起こるため、ｎ＋埋込み層２５の一部がｎ　エピタ
キシャル層２２の下層部に浮上って形成される。

そして、図示しないＰ型分離層を設けることにより、キ
ャパシタ５１．層５２より成るタイミングキャパシタ５
′の島を他の領域より絶縁した後、キャパシタ５１．５
２におけるｎ−エピタキシャル層２２上層部にそれぞれ
Ｂ（ボロン）等を拡散して、それぞれ同一形状のｐ拡散
層２６ａ、２６ｂを第５Ｃ図に示すように形成する。な
お、この工程はｎｐｎバイポーラトランジスタのベース
拡散工程と同時に行われており、ｐ拡散層２６ａ。

２６ｂのアクセプタ濃度は同一になる。

次に、ｐ拡散層２６ａ、２６ｂの上層部にそれぞれ同一
形状のｎ拡散層２７ａ、２７ｂを第５Ｄ図に示すように
形成する。なお、この工程はｎｐｎバイポーラトランジ
スタのエミッタ拡散工程と同時に行われており、ｎ拡散
層２７ａ、２７ｂのドナー濃度は同一になる。

そして、Ｓ　ｉＯ２膜２８形成後、これをバターニング
して開口部２９Ａ、２９Ａ’を形成し、その後、ｊｉｓ
Ｅ図に示すように、ＳｉＮ膜６１を全面に形成する。そ
の後、開口部２９Ａ、２９Ａ’周辺を残して、ＳｉＮ膜
６１をエツチングにより除去し、第５Ｆ図に示すように
、キャパシタ５１゜５２の絶縁膜（ＳｉＮ膜）３０ａ、
３０ｂを形成する。

その後、Ｓｔ、２膜６２を全面に形成し、エツチングに
より開ロａＢ２９Ｂ、２９Ｂ’　、２９Ｃ。

２９Ｃ′を第５Ｇ図に示すように形成する。そして、第
５Ｈ図に示すようにＡＩ層６３を全面に蒸着する。

そして、ＡＩ層６３を選択的にエツチングすることによ
り、キャパシタ５１のＡＩ電極３１ａ。

３２ａ及びキャパシタ５２のＡ！電極３１ｂ、３２ｂを
形成する。次に第３図に示すように、Ａ夕配線３４を設
けてキャパシタ５１のＡｊｍ極３１ａとキャパシタ５２
のＡＩ電極３２ｂとを電気的に接続し、ＡＩ配線３５を
設けてキャパシタ５１のＡｌｌ電極３１ｂとキャパシタ
５２のＡＩ！電極３２ａとを電気的に接続すると、第２
図、第３図で示したタイミングキャパシタ５′が完成す
る。

このように形成すると、ｐ拡散層２６ａと２６ｂとのア
クセプタ濃度が同一の上、ｎ拡散層２７ａと２７ｂとの
ドナー濃゛度が同一に、ｎ−エピタキシャル層２２．ｐ
拡散層２６ａ間のｐｎ接合形成面積とｎ−エピタキシャ
ル層２２．ｐ拡散層２６ｂ間のｐｎ接合形成面積が同一
に、ｐ拡散層２７ａ、ｎ拡散層２６ａ間のｐｎ接合形成
面積とｐ拡散層２７ｂ、ｎ拡散層２６ｂ間のｐｎ接合形
成面積が同一になるため、寄生キャパシタＣ１ａとＣ１
ｂの接合容量、寄生キャパシタＣ２ａとＣ２ｂの接合容
量が同一になる。

このように、キャパシタ５１．５２のｎ拡散層２７ｍ、
２７ｂ下にそれぞれ形成される寄生キャパシタの容量値
（Ｃ１ａ、Ｃ２ａ、Ｃ８の合成容量値とＣ１ｂ、Ｃ２ｂ
、Ｃ３の合成容１１ｍ）が等しくなるように、キャパシ
タ５１．５２を形成している。そして、ＡＩ配線３４．
３５によりこれらのキャパシタ５１．．５２を合成し、
ｎ拡散層２７ａに現われる信号が一方電極から、ｎ拡散
層２７ｂに現われる信号が他方電極から導出されるよう
にタイミングキャパシタ５′を構成している。

このように構成すると、キャパシタ５１．５２が存在す
る島に形成される他の回路での必要上、たとえｎ″″″
エピタキシヤル２２源が接続されても、電源に発生する
雑音成分がそれぞれ寄生キャパシタＣ１ａ、Ｃ２ａ、Ｃ
３および、Ｃ１ｂ。

Ｃ２ｂ、Ｃ３を介してキャパシタ５１のｎ拡散層２７ａ
とキャパシタ５２のｎ拡散層２７ｂとに均等に現れる。

これらの雑音成分は、／ｌ）配線３４゜３５を介して、
タイミングキャパシタ５′の画電極の出力として導出さ
れる。つまり、タイミングキャパシタ５′の画電極の出
力に全く同一の雑音成分が現れることになる。

従って、タイミングキャパシタ５′から雑音成分が発生
した場合、第１図で示したマルチバイブレータ２０′の
トランジスタ１．２のエミッタに同一の雑音成分が混入
されることになる。その結果、差動増幅器１９のトラン
ジスタ１１．１２の双方のベース人力に同一の雑音成分
が混入されるため、両ベース人力を差動的に増幅するこ
とにより雑音成分がキャンセルされて、差動増幅器１９
の出力には全く影響がなくなる。

つまり、タイミング毛ヤパシタ５′の画電極からそれぞ
れ同一の雑音成分が発生する場合は、マルチバイブレー
タ２０′の２出力とも同じ影響を受けるため、差動増幅
器１９のように、マルチバイブレータ２０の２出力に対
し差動的に作用する回路を介して信号出力を行う場合は
、雑音成分は効率的に相殺され、回路全体としての動作
に全く悪影響を与えない。

また、前述したようにキャパシタ５１．５２の合成容量
が第６図に示す従来回路のタイミングキャパシタ５の容
量と等しくなるようにキャパシタ５１．５２を形成して
いるため、キャパシタ５１と５２とを合わせたキャパシ
タ形成領域は従来に比べ大きくなることはなく、集積化
が損なわれることはない。

なお、上記実施例では、マルチバイブレータに用いられ
るタイミングキャパシタに本発明を適用した場合を示し
たが、キャパシタの画電極からの信号に対し差動的に作
用する回路を有する装置などのように、キャパシタの画
電極から等しい雑音成分が発生する場合は、誤動作しな
い全ての装置に、この発明の薄膜キャパシタを用いるこ
とができる。

〔発明の効果〕

以上説明したように、この発明によれば、第１゜第２の
キャパシタ各々の半導体層下に形成される寄生ｐｎ接合
キャパシタの容量値は同一であるため、それぞれの寄生
ｐｎ接合キャパシタを介して伝えられる電気信号は、第
１．第２のキャパシタの各半導体層に共通にあられれる
。

従って、第１のキャパシタの半導体層に接続された第１
の接続手段を薄膜キャパシタの一方電極、第２のキャパ
シタの半導体層に接続された第２の接続手段を薄膜キャ
パシタの他方電極として利用すれば、第１．第２のキャ
パシタから発生する雑音成分がそれぞれ薄膜キャパシタ
の画電極の出力として均等に出力され、例えばこの画電
極の出力に対し差動的に作用する回路を設けることによ
り、雑音成分を相殺することができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるタイミングキャパシ
タを用いたマルチバイブレータ及び差動増幅器を示す回
路図、第２図及び第３図はそれぞれ第１図で示したタイ
ミングキャパシタの断面図ャバシタの製造方法を示す断
面図、第６図は従来のタイミングキャパシタを用いたマ
ルチバイブレータ及び差動増幅器を示す回路図、第７図
及び第８図はそれぞれ第６図で示したタイミングキャパ
シタの断面図及び平面図、第９図はタイミングキャパシ
タ周辺の等優回路図である。 図において、５′はタイミングキャパシタ、５１．５２
はキャパシタ、２１はｐ型基板、２２はｎ−エピタキシ
ャル層、２５はｎ＋埋込み層、２６ａ、２６ｂはｐ拡散
層、２７１．２７ｂはｎ拡散層、３０ｇ、３０ｂは絶縁
膜、３１ａ、３１ｂ。 ３２ａ。 ３２ｂはＡ １１電極、 ３４゜ ３５はＡＩ配 線である。 なお、 各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）共通半導体層と、 前記共通半導体層上に形成された第１、第２のキャパシ
   タとを備え、 前記第１、第２のキャパシタの各々は、 前記共通半導体層上にｐｎ接合分離して形成された半導
   体層と、 前記半導体層上に形成された絶縁膜と、 前記絶縁膜上に形成された導電体層とからなり、前記半
   導体層下に形成される寄生ｐｎ接合キャパシタの容量値
   は、前記第１、第２のキャパシタ間で同一になるように
   設定され、 前記第１のキャパシタの前記半導体層と前記第２のキャ
   パシタの前記導電体層とを電気的に接続する第１の接続
   手段と、 前記第２のキャパシタの前記半導体層と前記第１のキャ
   パシタの前記導電体層とを電気的に接続する第２の接続
   手段とをさらに備えた薄膜キャパシタ。