JPH0520883A - 電圧設定回路 - Google Patents
電圧設定回路Info
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- JPH0520883A JPH0520883A JP17103891A JP17103891A JPH0520883A JP H0520883 A JPH0520883 A JP H0520883A JP 17103891 A JP17103891 A JP 17103891A JP 17103891 A JP17103891 A JP 17103891A JP H0520883 A JPH0520883 A JP H0520883A
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- Japan
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- memory cell
- voltage
- gate
- circuit
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Abstract
(57)【要約】
【目的】 電気的に書換え可能な不揮発性メモリのメモ
リセルのゲート電圧とドレイン電圧の差がなく、特性の
ばらつきにも強いメモリセルのゲート電圧設定回路を提
供する。 【構成】 センスアンプ回路１４の電流検知回路１３と
同一の回路をメモリセル２３のゲート４に選択ゲート２
０とＹゲート２４を介して接続することで、メモリセル
のゲート４とドレイン３の電圧差をなくした。この電圧
設定回路をセンスアンプの回路と同一に構成することに
よりプロセスのばらつき、電圧依存性、温度特性に対し
てもメモリセルのゲート電圧とドレイン電圧差の変動を
抑えることができる。
リセルのゲート電圧とドレイン電圧の差がなく、特性の
ばらつきにも強いメモリセルのゲート電圧設定回路を提
供する。 【構成】 センスアンプ回路１４の電流検知回路１３と
同一の回路をメモリセル２３のゲート４に選択ゲート２
０とＹゲート２４を介して接続することで、メモリセル
のゲート４とドレイン３の電圧差をなくした。この電圧
設定回路をセンスアンプの回路と同一に構成することに
よりプロセスのばらつき、電圧依存性、温度特性に対し
てもメモリセルのゲート電圧とドレイン電圧差の変動を
抑えることができる。
Description
【０００１】
【産業上の利用分野】この発明は電気的に消去・書き込
みが可能な不揮発性メモリ（ＥＥＰＲＯＭ）の読出し時
のメモリセルのゲート電圧設定回路に関するものであ
る。
みが可能な不揮発性メモリ（ＥＥＰＲＯＭ）の読出し時
のメモリセルのゲート電圧設定回路に関するものであ
る。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭの読出し時のメモリ
セルのゲート電圧設定は、図２に示すように、選択され
たメモリセル１９のゲート１８に対してＹゲート２０と
選択ゲート１６を介して電源電圧でゲート電圧が設定さ
れているか、図３に示すようにメモリセル２３のゲート
２２の電圧がＹゲート２４と選択ゲート２０を介して、
接地されてメモリセルのゲート電圧が０Ｖに設定されい
る。また、図４に示すように電圧設定回路として電源か
らの抵抗２５、抵抗２６による分割により電源電圧より
低い電圧を設定する回路方式で形成されている。
セルのゲート電圧設定は、図２に示すように、選択され
たメモリセル１９のゲート１８に対してＹゲート２０と
選択ゲート１６を介して電源電圧でゲート電圧が設定さ
れているか、図３に示すようにメモリセル２３のゲート
２２の電圧がＹゲート２４と選択ゲート２０を介して、
接地されてメモリセルのゲート電圧が０Ｖに設定されい
る。また、図４に示すように電圧設定回路として電源か
らの抵抗２５、抵抗２６による分割により電源電圧より
低い電圧を設定する回路方式で形成されている。
【０００３】
【発明が解決しようとする課題】ＥＥＰＲＯＭのメモリ
セルの信頼性上の課題として読出し時にメモリセルに加
わるゲート電圧とドレイン電圧の差により読出しの連続
動作によってメモリセルに蓄積された電子が徐々に抜け
ていくソフトライトや逆に電子がメモリセルのフローテ
ィングゲートに徐々に注入されるソフトイレーズの問題
がある。これらの現象により読出しの連続動作でメモリ
セルに記憶されたデータが変化し、信頼性上、読出し動
作の保証が困難になる問題が生じる。従来のメモリセル
のゲート電圧の設定では図２の電源電圧を直接使用した
設定方式の場合、メモリセルのゲート電圧がセンスアン
プ回路により設定されるドレイン電圧より高くなりソフ
トイレーズが問題になる。また、図３のメモリセルのゲ
ート電圧を接地して０Ｖにした場合は、ゲート電圧より
ドレイン電圧が高くなりソフトライトの問題が生じる。
図４の電源電圧の抵抗分割による設定方式の場合は、セ
ンスアンプで設定されるメモリセルのドレイン電圧とゲ
ート電圧を同一にすることは可能だが、メモリセルのゲ
ート電圧とドレイン電圧を設定する回路が同一でないた
め各回路の電源電圧依存性、プロセスのばらつき、温度
特性の違いにより、メモリセルのゲート電圧とドレイン
電圧を同一にすることが困難である。
セルの信頼性上の課題として読出し時にメモリセルに加
わるゲート電圧とドレイン電圧の差により読出しの連続
動作によってメモリセルに蓄積された電子が徐々に抜け
ていくソフトライトや逆に電子がメモリセルのフローテ
ィングゲートに徐々に注入されるソフトイレーズの問題
がある。これらの現象により読出しの連続動作でメモリ
セルに記憶されたデータが変化し、信頼性上、読出し動
作の保証が困難になる問題が生じる。従来のメモリセル
のゲート電圧の設定では図２の電源電圧を直接使用した
設定方式の場合、メモリセルのゲート電圧がセンスアン
プ回路により設定されるドレイン電圧より高くなりソフ
トイレーズが問題になる。また、図３のメモリセルのゲ
ート電圧を接地して０Ｖにした場合は、ゲート電圧より
ドレイン電圧が高くなりソフトライトの問題が生じる。
図４の電源電圧の抵抗分割による設定方式の場合は、セ
ンスアンプで設定されるメモリセルのドレイン電圧とゲ
ート電圧を同一にすることは可能だが、メモリセルのゲ
ート電圧とドレイン電圧を設定する回路が同一でないた
め各回路の電源電圧依存性、プロセスのばらつき、温度
特性の違いにより、メモリセルのゲート電圧とドレイン
電圧を同一にすることが困難である。
【０００４】本発明はかかる点に鑑みてなされたもの
で、メモリセルのゲート電圧の設定に関して、読出し時
に使用されるセンスアンプ回路のメモリセルのドレイン
電圧設定回路と同様な回路でメモリセルのゲート電圧設
定回路を構成し、メモリセルのゲート電圧とドレイン電
圧について電圧依存性、プロセスのばらつき、温度特性
が同様になる電圧設定回路を提供するものである。
で、メモリセルのゲート電圧の設定に関して、読出し時
に使用されるセンスアンプ回路のメモリセルのドレイン
電圧設定回路と同様な回路でメモリセルのゲート電圧設
定回路を構成し、メモリセルのゲート電圧とドレイン電
圧について電圧依存性、プロセスのばらつき、温度特性
が同様になる電圧設定回路を提供するものである。
【０００５】
【課題を解決するための手段】本発明は、メモリセルの
ゲート電圧とドレイン電圧を同一にし、温度特性、電源
電圧依存性も同一にしプロセスのばらつきに対しても対
応できる方式としてメモリセルのゲート電圧設定回路に
メモリセルの読出しに使用されるメモリセルのドレイン
に接続されているセンスアンプ回路を使用し、メモリセ
ルのゲート電圧とドレイン電圧を同一に電圧設定する構
成とした。
ゲート電圧とドレイン電圧を同一にし、温度特性、電源
電圧依存性も同一にしプロセスのばらつきに対しても対
応できる方式としてメモリセルのゲート電圧設定回路に
メモリセルの読出しに使用されるメモリセルのドレイン
に接続されているセンスアンプ回路を使用し、メモリセ
ルのゲート電圧とドレイン電圧を同一に電圧設定する構
成とした。
【０００６】
【作用】本発明は上記した構成により、メモリセルのド
レイン電圧とゲート電圧の設定回路を同一にしているの
で、それぞれの設定回路の特性変動にメモリセルのドレ
イン電圧とゲート電圧の差によるメモリセルの特性劣化
に対して配慮しなくてもよい。
レイン電圧とゲート電圧の設定回路を同一にしているの
で、それぞれの設定回路の特性変動にメモリセルのドレ
イン電圧とゲート電圧の差によるメモリセルの特性劣化
に対して配慮しなくてもよい。
【０００７】
【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。図に示すように、メモリセル５のゲ
ート電圧設定回路９はＹゲート７とセレクトゲート１を
介してメモリセル５のドレイン３に接続されれているセ
ンスアンプ回路１４のメモリセル電流検知回路部１３と
同様の回路で構成されている。このゲート電圧設定回路
９はメモリセルの電流検知回路１３と同様にゲートサイ
ズが同一のＹゲート６とセレクトゲート２を介してメモ
リセルのゲート４に接続されている。メモリセル５のソ
ースは読出し動作時には接地されている。
しながら説明する。図に示すように、メモリセル５のゲ
ート電圧設定回路９はＹゲート７とセレクトゲート１を
介してメモリセル５のドレイン３に接続されれているセ
ンスアンプ回路１４のメモリセル電流検知回路部１３と
同様の回路で構成されている。このゲート電圧設定回路
９はメモリセルの電流検知回路１３と同様にゲートサイ
ズが同一のＹゲート６とセレクトゲート２を介してメモ
リセルのゲート４に接続されている。メモリセル５のソ
ースは読出し動作時には接地されている。
【０００８】上記構成において動作を説明すると、電流
検知回路１３にはフィードバックインバータ１５による
ビット線８の電圧クランプ回路がついている。これは、
メモリセル５の電流が流れるＯＮ状態と電流が流れない
オフ状態においてビット線８の電圧の差が〜０.２Ｖ程
度に抑え電圧の振幅を低くして高速に反応させるための
ものである。このメモリセルの電流をセンスするメモリ
セル電流検知回路の電圧設定を利用して、同一の回路構
成と同一のサイズでメモリセルのゲート電圧設定回路回
路９を形成することにより、メモリセルのゲート電圧と
ドレイン電圧の差をないようにできる。また、同一回路
であるため、プロセスの依存性、電源電圧特性、温度特
性も同一の特性を得られる。
検知回路１３にはフィードバックインバータ１５による
ビット線８の電圧クランプ回路がついている。これは、
メモリセル５の電流が流れるＯＮ状態と電流が流れない
オフ状態においてビット線８の電圧の差が〜０.２Ｖ程
度に抑え電圧の振幅を低くして高速に反応させるための
ものである。このメモリセルの電流をセンスするメモリ
セル電流検知回路の電圧設定を利用して、同一の回路構
成と同一のサイズでメモリセルのゲート電圧設定回路回
路９を形成することにより、メモリセルのゲート電圧と
ドレイン電圧の差をないようにできる。また、同一回路
であるため、プロセスの依存性、電源電圧特性、温度特
性も同一の特性を得られる。
【０００９】
【発明の効果】本発明によれば、メモリセルのゲート電
圧設定回路とドレイン電圧の設定回路が同一のため、メ
モリセルのゲート電圧設定とドレイン電圧設定のための
回路特性の違いによる配慮が不用になり、メモリセルの
劣化のない電圧設定回路を提供できる。
圧設定回路とドレイン電圧の設定回路が同一のため、メ
モリセルのゲート電圧設定とドレイン電圧設定のための
回路特性の違いによる配慮が不用になり、メモリセルの
劣化のない電圧設定回路を提供できる。
【図１】本発明の実施例のメモリセルのゲート電圧設定
回路を示す回路図
回路を示す回路図
【図２】従来の電源電圧を使用したメモリセルのゲート
電圧設定回路の回路図
電圧設定回路の回路図
【図３】従来のメモリセルのゲート電圧設定をグランド
に接地したメモリセルのゲート電圧設定回路の回路図
に接地したメモリセルのゲート電圧設定回路の回路図
【図４】従来の抵抗分割によるメモリセルのゲート電圧
設定回路を示す回路図
設定回路を示す回路図
１０ ＰチャンネルＭＯＳトランジスタ １１ ＮチャンネルＭＯＳトランジスタ １７ メモリセルのドレイン ２１ メモリセルのドレイン
Claims (1)
- 【特許請求の範囲】 【請求項１】電気的に消去・書き込みが可能な不揮発性
メモリ（ＥＥＰＲＯＭ）における読みだし時のメモリセ
ルのゲート電圧設定の回路をメモリセルのドレインに接
続されているセンスアンプ回路と同等の回路を使用した
メモリセルのゲート電圧設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17103891A JP2630119B2 (ja) | 1991-07-11 | 1991-07-11 | 電圧設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17103891A JP2630119B2 (ja) | 1991-07-11 | 1991-07-11 | 電圧設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520883A true JPH0520883A (ja) | 1993-01-29 |
| JP2630119B2 JP2630119B2 (ja) | 1997-07-16 |
Family
ID=15915940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17103891A Expired - Fee Related JP2630119B2 (ja) | 1991-07-11 | 1991-07-11 | 電圧設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630119B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8302321B2 (en) | 2006-03-23 | 2012-11-06 | Renishaw Plc | Apparatus and method of measuring workpieces |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338067A (ja) * | 1989-07-05 | 1991-02-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1991
- 1991-07-11 JP JP17103891A patent/JP2630119B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338067A (ja) * | 1989-07-05 | 1991-02-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8302321B2 (en) | 2006-03-23 | 2012-11-06 | Renishaw Plc | Apparatus and method of measuring workpieces |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630119B2 (ja) | 1997-07-16 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |