JPH0338734A

JPH0338734A - エバリエーションチップ

Info

Publication number: JPH0338734A
Application number: JP1174610A
Authority: JP
Inventors: Toshinori Tamura; 田村　俊則
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-05
Filing date: 1989-07-05
Publication date: 1991-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、エバリエーションチップに関し、特にマイク
ロプログラムを格納するメモリがＲＡＭであるエバリエ
ーションチップのテスト方式に関する。

〔従来の技術〕

第５図は従来のエバリエーションチップ（以下エバチッ
プという）を用いたデバッグ状態を示すブロック図であ
る。図において、マイクロアクセス信号線２１を通して
「１」を入力すれば、マイクロロード回路６５がマイク
ロデータバス６５と、マイクロアドレスバス６６と、ク
ロック信号線２０と、マイクロライド信号線２２と、マ
イクロリード信号線２３とを使用してエバチップ６０内
のマイクロＲＡＭにマイクロプログラムのリード・ライ
トを行なう。

一方、マイクロアクセス信号線２１を通してｒＯ」を入
力すれば、エバチップ６０はメモリアドレスバス６３．
メモリデータバス６４を使ってプログラムメモリ６１か
ら命令を取込み、命令を実行する。

第６図は第５図のエバチップ６０の一例のブロック図を
示している。このエバチップは、演算回路１と、エバチ
ップ６０内部のシステムクロックを発生ずるシステム制
御回路２と、プログラムカウンタ３と、マイクロプログ
ラムを格納するマイクロＲＡＭ４と、このマイクロＲＡ
Ｍ４の出力をデコードして制御信号を生成するマイクロ
デコーダ５と、８ビット幅の内部データバス９と、８ビ
ット幅のアドレスバス１０と、プログラムアドレスバス
５７と、プログラムデータバス５８と、命令ラッチ５３
と、リード・ライトバッファ８と、セレクタ５４と、反
転ゲート５９と、外部端子３０〜３４．３８〜４０で構
成している。

エバチップ６０をマイクロプログラムのリードライトモ
ードにするためのマイクロアクセス信号を外部端子３２
から入力し、リード・ライトバッファ８と、反転ゲート
５つと１、セレクタら４に供給する。マイクロアクセス
信号が「０」の時は、リード・ライトバッファ８は動作
禁止になり、マイクロデコーダ５は動作状態になり、セ
レクタ５４は命令ラッチ５３の出力データを選択してア
ドレスデコーダ６に出力する。また、マイクロアクセス
信号が「１」の時は、リード・ライトバッファ８は動作
可能になり、マイクロデコーダ５は動作禁止になり、セ
レクタ５４はアドレスバス１０のアドレスを選択し、ア
ドレスデコーダ６に出力する。

エバチップ６０のシステムクロックを生成するためのク
ロック信号を外部端子３０から入力してシステム制御回
路２に供給する。

マイクロＲＡＭ４へマイクロプログラムをライトするた
めのマイクロライド信号を外部端子３３から入力しマイ
クロＲＡＭ４に供給し、マイクロプログラムをリードす
るためのマイクロリード信号を外部端子３４から入力し
マイクロＲＡＭ４へ鋲給する。

次に、エバチップ６０が通常の命令実行動作を行なう場
合について説明する。

まず、外部端子３２からマイクロアクセス信号「０」を
入力する。マイクロアクセス信号が「０」のためリード
・ライトバッファ８が動作禁止になり、マイクロデコー
ダ５が動作可能になり、セレクタ５４は命令ラッチ５３
の出力を選択してアドレスデコーダ６に入力する。プロ
グラムカウンタ３の値をプログラムアドレスバス５７と
外部端子３つを通してエバチップ６０の外部に出力する
。エバチップ６０はプログラムカウンタ３の値をアドレ
スとした命令を外部端子４０とプログラムデータバス５
８を通して命令ラッチ５３に格納する。セレクタ５４は
命令ラッチ５３の出力データを選択してアドレスデコー
ダ６に出力する。アドレスデコーダ６は入力したデータ
に対応したマイクロＲＡＭ４のメモリセルを指定し、マ
　５イクロデコーダ５は指定されたマイクロＲＡＭ４のメモ
リセルの出力データを解読する。

次にマイクロＲＡＭ４のテスト方法について第７図（ａ
）、（ｂ）のタイミングチャートを用いて説明する。

外部端子３２からマイクロアクセス信号「１」を入力す
ると、リード・ライトバッファ８が動作可能になり、マ
イクロデコーダ５が動作禁止になり、セレクタ５４はア
ドレスバス１０のアドレスを選択してアドレスデコーダ
６に出力する。

まず、マイクロＲＡＭ４のｎ番地に５ＡＨを、ｎ＋１番
地に９６Ｈを、ｎ＋２番地にＡ５Ｈをライトする場合を
、第７図（ａ）により説明する。

ここでマイクロＲＡＭ４は８ビット幅のデータがリード
・ライト可能なメモリで、ＯＯＨ番地からＦＦＨ番地ま
で２５６バイトのデータを格納することができるものと
する。外部端子３８からアドレスｎを、外部端子３１か
らデータ５ＡＨを入力する。アドレスを外部端子３８を
通して入力するため、マイクロＲＡＭ４の誤まった番地
にライト　− しないようにアドレスの確定時間を考慮して、クロック
信号の１クロツク後に外部端子３３を通してマイクロラ
イド信号を「１」にする。マイクロライド信号が「１」
により内部データバス９とリード・ライトバッファ８を
通してマイクロＲＡＭ４のｎ番地に５ＡＨをライトする
。同様に、外部端子３８からアドレスｎ＋１を、外部端
子３１からデータ９６Ｈを入力し、外部端子３３を通し
てマイクロライド信号を「１」にすると、マイクロＲＡ
Ｍ４のｎ＋１番地に９６８をライトする。

同様に、外部端子３８からアドレスｎ＋２を、外部端子
３１からデータ９６Ｈを入力し、外部端子３３を通して
マイクロライド信号を「１」にすると、マイクロＲＡＭ
４のｎ＋２番地にＡ５Ｈをライトする。

次に、マイクロＲＡＭ４のｎ番地、ｎ＋１番地、ｎ＋２
番地からデータをリードする場合を第７図（ｂ）により
説明する。

外部端子３８からアドレスｎを入力する。マイクロＲＡ
Ｍ４へのライトの場合と同様にアドレスｎを入力してか
らクロック信号の１クロツク後に外部端子３４を通して
マイクロリード信号をｒｌＪにする。このマイクロリー
ド信号「１」により、リード・ライトバッファ８と内部
データバス９を通してマイクロＲＡＭ４のｎ番地のデー
タを外部端子３１に出力する。同様に外部端子３８から
アドレスｎ＋１を入力し、外部端子３４を通してマイク
ロリード信号「ｌ」にすると、マイクロＲＡＭ４のｎ＋
１番地のデータを外部端子３１に出力する。同様に外部
端子３８からアドレスｎ＋２を入力し、外部端子３４を
通してマイクロリード信号「１」にするとマイクロＲＡ
Ｍ４のｎ＋２番地のデータを外部端子３１に出力する。

そこでマイクロＲＡＭ４のＯＯＨ番地からＦＦＨ番地ま
でに、ターゲットとするマイクロコンピュータのマイク
ロデータをライトした後でＯＯＨ番地からＦＦＨ番地に
格納されたデータを外部端子３１に出力することにより
、マイクロＲＡＭ４にデータを正しく一ンイトすること
ができるか否かのテストを行なうことができる。

〔発明が解決しようとする課題〕

上述した従来のエバチップでは、マイクロＲＡＭ４にデ
ータを正しくライトできるか否かをテストするために、
マイクロＲＡＭ４にデータをライト時には、ライトデー
タを格納する番地のアドレスを、マイクロＲＡＭ４のデ
ータをリード時にはデータをリードする番地のアドレス
を外部から入力しなければならず、そのため、マイクロ
ＲＡＭ４上でアドレスが確定するまでに１クロツク分の
時間を要し、そのためマイクロＲＡＭのライト動作及び
リード動作に２クロツクの時間がかかり、マイクロＲＡ
Ｍのチエツクに長時間を要するという欠点がある。

本発明の目的は、このような欠点を除き、マイクロＲＡ
Ｍに正しくデータをライトできるか否かのテストを行な
う際、マイクロＲＡＭのデータのライトまたはリード時
にデータを格納またはリードする番地のアドレスをエバ
チップに内蔵するプログラムカウンタで生成することに
より、マイク０ＲＡＭ上でアドレスが確定するまでの時
間を短くし、マイクロＲＡＭへのライト動作及びリード
動作を１クロツクの時間で行ない、マイクロＲＡＭのテ
ストに要する時間を短かくしたエバチップを提供するこ
とにある。

〔課題を解決するための手段〕

本発明の構成は、中央処理装置と、この中央処理装置へ
のマイクロプログラムを格納するマイクロＲＡＭと、こ
のマイクロＲＡＭのテストを行うテスト回路と、これら
回路のエミュレーションのためのインタフェース回路と
を有するエバリエーションチップにおいて、前記中央処
理装置内の命令ラッチ及びプログラムカウンタの各出力
を入力し、外部端子より入力されたマイクロアクセス信
号が「１」の時前記プログラムカウンタの出力を選択し
て前記マイクロＲＡＭのアドレスを指定するセレクタを
備え、このセレクタが前記マイクロＲＡＭにアクセスす
る機能を有することを特徴とする。

また、本発明は、中央処理装置内の内部データ　０バス上のデータとマイクロＲＡＭよりリードしたデータ
を比較し、これらデータが一致した時に一致信号を外部
出力端子に出力する比較回路を付加することができる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。図にお
いて、本実施例は、演算回路１と、システム制御回路２
と、プログラムカウンタ３と、マイクロＲＡＭ４と、マ
イクロデコーダ５と、内部データバス９と、アドレスデ
コーダ６と、セレクタ５４と、命令ラッチ５３と、プロ
グラムアドレスバス５７と、プログラムデータバス５８
と、反転ゲート５９と、外部端子３０．．３１，３２゜
３３．３４．．３９．４０とから構成され、クロック信
号と、マイクロライド信号と、マイクロリード信号につ
いては第６図と同様であるので説明を省略する。

第１図は、従来例の第５図に対し、ライトバッファ７０
と、比較回路７１と、外部端子３５゜３６が加わりセレ
クタ５４の入力からアドレスバス１０を削除し、プログ
ラムアドレスバス５７をセレクタ５４に入力している。

このエバチップは、マイクロプログラムのリード・ライ
トモードにするためのマイクロアクセス信号を外部端子
３２から入力し、ライトバッファ７０と比較回路７１と
、セレクタ５４と、反転ゲート５９に供給する。マイク
ロアクセス信号がｒ　Ｑ　、１の時は、ライトバッファ
７０と比較回路７１は動作禁止になり、マイクロデコー
ダ５は動作状態になり、セレクタ５４は命令ラッチ５３
の出力データを選択してアドレスデコーダ６に出力する
。

マイクロアクセス信号が「１．１の時は、ライトバッフ
ァ７０と比較回路７１は動作状態になりマイクロデコー
ダ５は動作禁止になり、セレクタ５４はプログラムアド
レスバス５７のデータを選択してアドレスデコーダ６に
出力する。

比較回路７１は、内部データバス９がら入力したデータ
とマイクロＲＡＭ４から読み出したデータが一致してい
るか゛どうかを比較する回路で、致した場合に一致信号
を外部端子３６を通してエバチップ６０の外部に出力す
る。

プログラムカウンタ３を初期化するためのリセット信号
を外部端子３５から入力し、プログラムカウンタ３に供
給する。プログラムカウンタ３は、リセット信号が「１
」から「０」になると、クロック信号に同期してＯＯＨ
からインクリメント動作を行なう。

エバチップ６０が通常の命令実行動作を行なう場合につ
いては第６図と同様であるので省略する。

次に、マイクロＲＡＭ４のテスト方法について、第２図
（ａ、）、（ｂ）のタイミングチャートを用いて説明す
る。

まず、第２図（ａ）のように、外部端子３５を通してリ
セット信号を「１」から「０」にすると、クロック信号
に同期してプログラムカウンタ３がＯＯＨからインクリ
メント動作を行なう。プ　３０グラムカウンタ３の値がＯＯＨの時に外部端子３１か
ら５ＡＨを入力して外部端子３３を通してマイクロライ
ド信号を「１」にすると、マイクロＲＡＭ４のＯＯＨ番
地に５　Ａ　Ｈをライトする。

同様にプログラムカウンタ３の値が０１Ｈの時に外部端
子３１から９６８を入力し、外部端子３３を通してマイ
クロライド信号を「１」にすると、マイクロＲＡＭ４の
ＯＩＨ番地に９６Ｈをライトする。

同様にクロック信号に同期してプロゲラ１１カウンタ３
のインクリメントにともなってプログラムカウンタ３の
値に対応したデータを外部端子３１から入力し、外部端
子３３を通してマイクロライド信号を「１」にすること
により、マイクロＲ，ＡＭ４の０２Ｈ番地からＦＦＨ番
地までマイクロデータをライトする。

次に、第２図（ｂ）のように、外部端子３５を通してリ
セット信号をｒ　１　、＋がら「０」にすると、クロッ
ク信号に同期してプログラムカウンタ３がＯＯＨからイ
ンクリメント動作を行う。プロ　４− クラムカウンタ３がＯＯＨの時に、外部端子３１から５
ＡＨを入力して、外部端子３４を通してマイクロリート
信号を「１」にする。７比較回路７１は外部端子３１か
ら入力したデータ５ＡＨと、マイクロＲ，Ａ　Ｍ　４の
ＯＯＨ番地から読み出したデータを比較し、一致してい
ることをエバチップ６０の外部に知らずために一致信号
「１ｊを外部端子３６に出力する。同様に、プログラム
カウンタ３がＯＩＨの時に外部端子３１から９６８を入
力して、外部端子３４を通してマイクロリード信号を「
１」にすると、比較回路７１は人力データ９６Ｈとマイ
クロＲＡＭ４のＯ］、　Ｈ番地から読み出したデータを
比較し一致信号「］」を外部端子３６に出力する。

以上の動作をプログラムカウンタ３の値がＯＯＨからＦ
　Ｆ　Ｈまて行なうことにより、マイクロＲＡＭ４にデ
ータを正しくライトすることができるかのデス１〜を行
なうことができる。

第３図は本発明の第２の実施例のブロック図である。本
実施例のシスデム制御回路２と、プログラムカウンタ３
と、マイクロＲＡＭ４と、マイクロデコーダ５と、内部
データバス９と、アドレスデコーダ６と、プログラムア
ドレスバス５７と、プログラムデータバス５８と、ライ
トバッファ７０と、比較回路７１と、反転ゲート５９と
、セレクタ５４と、命令ラッチ５３と外部端子３０゜３
１．３２，３３，３４，３５，３６，３９゜４０と、一
致信号と、マイクロライド信号と、マイクロリード信号
とクロック信号については第１図と同様である。

本実施例は、第１図に対し、セレクタ５５゜５６を追加
し、プログラムアドレスバス５７の上位８ビツトをセレ
クタ５５に入力し、プログラムアドレスバス５７の下位
８ビツトをセレクタ５６に入力し、また外部端子３２か
ら入力するマイクロアクセス信号を演算口ｌｉ＋８１と
セレクタ５５゜５６に供給する。

セレクタ５５は、マイクロアクセス信号が「ＯＪの時は
内部データバス９のデータを選択し、マイクロアクセス
信号が１゛１ｊの時はプログラムアドレスバス５７の上
位８ビツトを選択して演算回路１に出力する。セレクタ
５６はマイクロアクセス信号がｒＱＪの時は内部データ
バス９のデータを選択し、マイクロアクセス信号が「１
」の時はプログラムアドレスバス５７の下位８ビツトを
選択して演算回路１に出力する。

演算回路１はマイクロアクセス信号がｒＱＪの時にはマ
イクロデコーダ５の出力信号に応じて演算を実行し、マ
イクロアクセス信号が「１」の時は加算を実行して内部
データバス９に出力する。

エバチップ６０が通常の命令実行動作を行なう場合は、
第６図と同様であるので省略する。

マイクロＲＡＭ４のテスト方法について第４図（ａ）、
（ｂ）のタイミングチャートを用いて説明する。

外部端子３２を通してマイクロアクセス信号を「１」に
する。このマイクロアクセス信号が「１」であることに
よりライトバッファ７０と比較回路７１は動作状態にな
り、マイクロデコーダ　７− ５は動作禁止になり、セレクタ５４はプログラムアドレ
スバス５７のデータを選択してアドレスデコーダ６に出
力する。セレクタ５５はプログラムアドレスバス５７の
上位８ビツトを選択して演算回路１に出力し、セレクタ
５６はプログラムアドレスバス５７の下位８ビツトを選
択して演算回路１に出力し、演算回路１はセレクタ５５
と５６の出力を加算して内部データバス９に出力する。

まず、第４図（ａ）のように、外部端子３５を通してリ
セット信号を「１−１から「Ｏ」にするとクロック信号
に同期してプログラムカウンタ３は００００Ｈからイン
クリメント動作を行なう。プログラムカウンタ３が０Ｏ
ＯＯＨの時にクロック信号に同期して外部端子３３を通
してマイクロライド信号を「１」にする。プログラムカ
ウンタ３の上位８ビツトと下位８ビツトが共にＯＯＨで
あるので、演算回路１で加算した結果００Ｈを内部デー
タバス９とライトバッファ７０を通してマイクロＲＡＭ
４のＯＯＨ番地にライトする。さらにプログラムカウン
タ３がインクリメントされ　８− ０００１Ｈになる。同様に、クロック信号に同期して外
部端子３３を通してマイクロライド信号を「１」にする
。プログラムカウンタ３の上位８ビツトがＯＯＨで下位
８ビツトがＯＩＨであるので、演算回路１で加算した結
果０１Ｈを内部データバス９とライトバッファ７０を通
してマイクロＲＡＭ４のＯＩＨ番地にライトする。同様
に、プログラムカウンタ３のインクリメント動作にとも
なって外部端子３３を通してマイクロライド信号を「１
」にすることによりマイクロＲＡＭ４の０３Ｈ番地から
ＦＦＨ番地に０３ＨからＦＦＨのデータをそれぞれライ
トすることができる。

次に、第４図（ｂ）のように外部端子３５を通してリセ
ット信号を「１」から「０」にすると、再びクロック信
号に同期してプログラムカウンタ３は０ＯＯＯＨからイ
ンクリメント動作を行なう。プログラムカウンタ３が０
ＯＯＯＨの時にクロック信号に同期して外部端子３４を
通してマイクロリード信号を「１−１にする。プログラ
ムカウンタ３の上位８ビツトと下位８ビツトが共にＯＯ
Ｈであるので演算回路１で加算した結果００Ｈを内部デ
ータバス９に出力する。比較回路７１は内部データバス
９上のデータとマイクロＲＡＭ４のＯＯＨ番地からリー
ドしたデータを比較し、一致信号「１」を外部端子３６
に出力し、さらにプログラムカウンタ３がインクリメン
トされ０ＯＯＩＨになる。

同様に、クロック信号に同期して外部端子３４を通して
マイクロリード信号を「１」にする。プログラムカウン
タ３の上位８ビツトがＯＯＨで下位８ビツトが０１．　
Ｈであるので、演算回路１で加算した結果０１Ｈを内部
データバス９に出力する。比較回路７１は内部データバ
ス９上のデータとマイクロＲＡＭ４のＯＩＨ番地からリ
ードしたデータを比較し、一致信号「１」を外部端子３
６に出力する。

同様に、プログラムカウンタ３のインクリメント動作に
ともなって外部端子３４を通してマイクロリード信号を
「１」にすることにより、マイクロＲＡＭ４の０３Ｈ番
地からＦＦＨ番地までのデータがライ１〜データと一致
していることを確認することができる。

以上のように、演算回路１を利用してプログラムカウン
タ３のデータを加算してマイクロＲＡＭ４へのライトデ
ータを作成することにより、外部端子３１からマイクロ
ＲＡＭ４へのライトデータを入力する必要がなくなるこ
とと、プログラムカウンタ３の上位８ビツトと下位８ビ
ツトの組みあわせにより、さまざまなデータをマイクロ
ＲＡＭ４へのライトデータとして用いることができるた
め、数多くのデータのライト□チエツクを行なうことが
できる効果がある。

〔発明の効果〕

以上説明したように本発明は、マイクロＲＡＭにデータ
をライト時にはライトデータを格納する番地のアドレス
を、マイクロＲＡＭのデータをリード時にはデータをリ
ードする番地のアドレスをエバチップに内蔵したプログ
ラムカウンタで生成することにより、マイクロＲＡＭ上
でアドレスが確定するまでの時間が短くなり、マイクロ
ＲＡＭ１Ｍへのライト動作及びリード動作が１クロツクの時間で
行なうことができるため、マイクロＲＡＭのチエツク時
間を大幅に短縮することができるという効果がある。例
えば、１マシンサイクルが１μｓｅｃの時間を要する場
合２キロバイトのマイクロＲＡＭ容量て８ｍ５ｅｃから
４ｍ５ｅｃへと５０％短縮できる。

さらに、マイクロＲＡＭのライトデータとり−ドデータ
が一致しているかを判断する比較回路を備え、比較回路
からエバチップ外部に一致信号を出力しているので、エ
バチップ外部のマイクロロード回路での比較処理が不要
になるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のエバリエーションチ・
２７のブロック図、第２図（ａ）、（ｂ）は第１図のエ
バリエーションチップの動作を説明するタイミング図、
第３図は本発明の第２の実施例のブロック図、第４図（
ａ）、（ｂ）は第２２図の動作を説明するタイミンク図、第５図は従来のエバ
リエーションチップを用いてデパック時の構成を示すブ
ロック図、第６図は従来のエバリエーションチップの一
例のブロック図、第７図（ａ）、（ｂ）は第６図の動作
を説明するタイミング図である。１・・・演算回路、２・・・システム制御回路、３・・
・プログラムカウンタ、４・・・マイクロＲＡＭ、５・
・マイクロデコーダ、６・・・アドレスデコーダ、８・
・・リード・ライトバッファ、９・・・内部データバス
、１０・・・アドレスバス、２０・・・クロック信号線
、２１・・・マイクロアクセス信号線、２２・・・マイ
クロライド信号線、２３・・・マイクロリード信号線、
３０〜４０　外部端子、５３・・・命令ラッチ、５４〜
５６・・・セレクタ、５７・・・プログラムアドレスバ
ス、５８・・・プログラムデータバス、５９・・・反転
ゲート、６０・エバチップ、６１・・・プログラムメモ
リ、６２・・・マイクロロード回路、６３・・・メモリ
アドレスバス、６４・・・メモリデータバス、６５・・
・マイクロデータバス、６６・・・マイクロアドレスバ
ス。

Claims

【特許請求の範囲】

（１）中央処理装置と、この中央処理装置へのマイクロ
プログラムを格納するマイクロＲＡＭと、このマイクロ
ＲＡＭのテストを行うテスト回路と、これら回路のエミ
ュレーションのためのインタフェース回路とを有するエ
バリエーションチップにおいて、前記中央処理装置内の
命令ラッチ及びプログラムカウンタの各出力を入力し、
外部端子より入力されたマイクロアクセス信号が「１」
の時前記プログラムカウンタの出力を選択して前記マイ
クロＲＡＭのアドレスを指定するセレクタを備え、この
セレクタが前記マイクロＲＡＭにアクセスする機能を有
することを特徴とするエバリエーションチップ。
（２）中央処理装置内の内部データバス上のデータとマ
イクロＲＡＭよりリードしたデータを比較し、これらデ
ータが一致した時に一致信号を外部出力端子に出力する
比較回路が付加された請求項（１）記載のバリエーショ
ンチップ。