JPH0338734B2 - - Google Patents
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- Publication number
- JPH0338734B2 JPH0338734B2 JP54146682A JP14668279A JPH0338734B2 JP H0338734 B2 JPH0338734 B2 JP H0338734B2 JP 54146682 A JP54146682 A JP 54146682A JP 14668279 A JP14668279 A JP 14668279A JP H0338734 B2 JPH0338734 B2 JP H0338734B2
- Authority
- JP
- Japan
- Prior art keywords
- doped region
- impurity doped
- insulating film
- region
- melting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS型半導体装置の製造方法にかか
り、特に高融点金属をゲート電極材料として用い
たMOS型半導体装置の製造方法に関する。
り、特に高融点金属をゲート電極材料として用い
たMOS型半導体装置の製造方法に関する。
Mo，Ｗ，Pt等の高融点金属をゲート電極材料
に用いたMOS型半導体装置は従来用いられてい
る不純物を添加したポリシリコンをゲート電極に
用いたいわゆるシリコンゲートに比べてその電気
伝導率が大きく、加工精度が高い等の長所を有し
ている。しかし一方酸化性雰囲気に対して弱く一
担、高い融点金属を成長後は酸化性雰囲気中を経
る工程を行えないという欠点を有している。又、
高融点金属と基板Siの反応が容易に起りしかもと
どまることなく進むという欠点を有している。そ
れ故、ゲートの高融点金属をそのままSi基板に接
続する必要がある回路では、通常のシリコンゲー
トMOSでは埋め込みコンタクトという手法を用
いることにより行つていたが、高融点金属ゲート
MOSでは不可能であり、ゲート金属とSi基板に
接続する金属とは別々の金属を用いて後に接続し
ていた。しかしこの方法では写真蝕刻法の回数が
増すこと、工程が長くなること、占有面積が大き
くなること等の欠点が存在している。
に用いたMOS型半導体装置は従来用いられてい
る不純物を添加したポリシリコンをゲート電極に
用いたいわゆるシリコンゲートに比べてその電気
伝導率が大きく、加工精度が高い等の長所を有し
ている。しかし一方酸化性雰囲気に対して弱く一
担、高い融点金属を成長後は酸化性雰囲気中を経
る工程を行えないという欠点を有している。又、
高融点金属と基板Siの反応が容易に起りしかもと
どまることなく進むという欠点を有している。そ
れ故、ゲートの高融点金属をそのままSi基板に接
続する必要がある回路では、通常のシリコンゲー
トMOSでは埋め込みコンタクトという手法を用
いることにより行つていたが、高融点金属ゲート
MOSでは不可能であり、ゲート金属とSi基板に
接続する金属とは別々の金属を用いて後に接続し
ていた。しかしこの方法では写真蝕刻法の回数が
増すこと、工程が長くなること、占有面積が大き
くなること等の欠点が存在している。
本発明は上記の欠点を除去したもので、通常の
シリコンゲートMOSとほぼ同等のプロセスで高
融点金属MOSの埋め込みコンタクトを形成でき
る高融点金属MOSの製造方法である。
シリコンゲートMOSとほぼ同等のプロセスで高
融点金属MOSの埋め込みコンタクトを形成でき
る高融点金属MOSの製造方法である。
即ち本発明では、埋め込みコンタクト形成時及
び形成時以降の工程で基板Siと高融点金属との間
で反応が進まないようにし、しかも高融点金属を
成長後は高温での酸化性雰囲気中にさらすことの
ない製造方法を提案し該埋め込みコンタクトの形
成を可能にしている。
び形成時以降の工程で基板Siと高融点金属との間
で反応が進まないようにし、しかも高融点金属を
成長後は高温での酸化性雰囲気中にさらすことの
ない製造方法を提案し該埋め込みコンタクトの形
成を可能にしている。
以下には図面を用いて本発明の詳細を記述す
る。
る。
今一例として第１図に示すMOSのインバータ
ー回路を考える。１はデイプレツシヨン型の負荷
MOSトランジスタであり２はエンハンスメント
型の駆動MOSトランジスタである。負荷MOSト
ランジスタのゲート電極３と負荷MOSトランジ
スタのソース４を結ぶ配線の方法が特に問題とな
る。
ー回路を考える。１はデイプレツシヨン型の負荷
MOSトランジスタであり２はエンハンスメント
型の駆動MOSトランジスタである。負荷MOSト
ランジスタのゲート電極３と負荷MOSトランジ
スタのソース４を結ぶ配線の方法が特に問題とな
る。
従来は、第１図に示す回路を実現するための高
融点金属ゲートMOS半導体装置の製造方法は、
第２図の通りである。すなわち基板シリコン５上
にシリコン酸化膜６とシリコン窒化膜７を形成
し、写真蝕刻及びそれに続く選択酸化を行い非能
動領域上に厚いフイールド酸化膜８を形成する
（第２図ａ）。次にシリコン窒化膜７とシリコン酸
化膜６をエツチングし、改めてゲート酸化膜６′
及び高融点金属膜９を形成する（第２図ｂ）。次
に高融点金属膜９及びゲート酸化膜６′を選択エ
ツチングし、イオン注入技術等で拡散層１０を形
成する（第２図ｃ）。次にリン珪素ガラス膜１１
を形成する。（第２図ｄ）。最後にリン珪素ガラス
膜１１を選択エツチングしてから金属配線１２を
行ない（第２図ｅ）、第１図に示したインバータ
回路を完成する。第１図に示した３から４への配
線は金属配線１２によりコンタクト開口部１３と
１４から行つている為、コンタクト開口部の占有
面積分だけ全体の回路の占有面積が大きくなる。
融点金属ゲートMOS半導体装置の製造方法は、
第２図の通りである。すなわち基板シリコン５上
にシリコン酸化膜６とシリコン窒化膜７を形成
し、写真蝕刻及びそれに続く選択酸化を行い非能
動領域上に厚いフイールド酸化膜８を形成する
（第２図ａ）。次にシリコン窒化膜７とシリコン酸
化膜６をエツチングし、改めてゲート酸化膜６′
及び高融点金属膜９を形成する（第２図ｂ）。次
に高融点金属膜９及びゲート酸化膜６′を選択エ
ツチングし、イオン注入技術等で拡散層１０を形
成する（第２図ｃ）。次にリン珪素ガラス膜１１
を形成する。（第２図ｄ）。最後にリン珪素ガラス
膜１１を選択エツチングしてから金属配線１２を
行ない（第２図ｅ）、第１図に示したインバータ
回路を完成する。第１図に示した３から４への配
線は金属配線１２によりコンタクト開口部１３と
１４から行つている為、コンタクト開口部の占有
面積分だけ全体の回路の占有面積が大きくなる。
第３図は本発明の実施例による第１図のインバ
ータ回路を実現するための高融点金属ゲート
MOS半導体装置の製造方法を示す断面図である。
第２図に示した従来法と同様に、Si基板５上にシ
リコン酸化膜６とシリコン窒化膜７を形成し、写
真蝕刻と選択酸化を行い非能動領域上に厚いシリ
コン酸化膜８を形成する（第３図ａ）。次にシリ
コン窒化膜７とシリコン酸化膜６をエツチング
し、改めてゲート酸化膜６′及びシリコン窒化膜
７′を形成する。（第３図ｂ）。次に写真蝕刻法に
より基板シリコンとコンタクトを形成する部分に
開口部１５を設け、該開口部のSi基板上にイオン
注入等で不純物添加層１６を設ける（第３図ｃ）。
次にシリコン窒化膜７′をホツトリン酸等でエツ
チングし改めて高融点金属９を全面に形成する
（第３図ｄ）。次に写真蝕刻法によりパターニング
を行い、第３図ｅに示す形状を得る。次にイオン
注入法等で拡散層１０を形成する（第３図ｆ）。
次に従来の方法と同様にリン珪素ガラス膜１１を
形成し、選択エツチングを行い（第３図ｇ）、最
後に金属配線を行いインバーター回路を完成する
（第３図ｈ）。
ータ回路を実現するための高融点金属ゲート
MOS半導体装置の製造方法を示す断面図である。
第２図に示した従来法と同様に、Si基板５上にシ
リコン酸化膜６とシリコン窒化膜７を形成し、写
真蝕刻と選択酸化を行い非能動領域上に厚いシリ
コン酸化膜８を形成する（第３図ａ）。次にシリ
コン窒化膜７とシリコン酸化膜６をエツチング
し、改めてゲート酸化膜６′及びシリコン窒化膜
７′を形成する。（第３図ｂ）。次に写真蝕刻法に
より基板シリコンとコンタクトを形成する部分に
開口部１５を設け、該開口部のSi基板上にイオン
注入等で不純物添加層１６を設ける（第３図ｃ）。
次にシリコン窒化膜７′をホツトリン酸等でエツ
チングし改めて高融点金属９を全面に形成する
（第３図ｄ）。次に写真蝕刻法によりパターニング
を行い、第３図ｅに示す形状を得る。次にイオン
注入法等で拡散層１０を形成する（第３図ｆ）。
次に従来の方法と同様にリン珪素ガラス膜１１を
形成し、選択エツチングを行い（第３図ｇ）、最
後に金属配線を行いインバーター回路を完成する
（第３図ｈ）。
このような本発明によれば第１図に示した３か
ら４への配線のためのコンタクト開口部１３と１
４は不必要となる。それ故従来法に比べて占有面
積の小さなインバーター回路を実現できる。本発
明では第３図ｃ〜ｅにみられるようにあらかじめ
拡散を行つたSi層１６に高融点金属のコンタクト
をひきだしている。かくしてSiと高融点金属との
反応を抑制することが可能となる。そして第４図
にみられるようにSiと高融点金属との反応層はSi
の不純物濃度が低い程大きい。更に第３図ｆ〜ｈ
にみられるように高融点金属成長後の高温にさら
される行程は拡散層形成のためのイオン注入後の
アニール（900℃〜1000℃″５分）であるが、不活
性気体や窒素中で行われるために高融点金属や高
融点金属と基板Siとのコンタクト部には悪影響を
及ぼさない。本発明における不純物添加層１０，
１６等の形成方法はイオン注入法でも熱拡散法で
もよい。しかし、熱拡散法では熱拡散時に形成さ
れたシリコン酸化膜をエツチングする必要があ
り、その為高融点金属下のゲート酸化膜にピンホ
ールが発生し、耐圧不良となり易い。それ故イオ
ン注入法がより望ましい。
ら４への配線のためのコンタクト開口部１３と１
４は不必要となる。それ故従来法に比べて占有面
積の小さなインバーター回路を実現できる。本発
明では第３図ｃ〜ｅにみられるようにあらかじめ
拡散を行つたSi層１６に高融点金属のコンタクト
をひきだしている。かくしてSiと高融点金属との
反応を抑制することが可能となる。そして第４図
にみられるようにSiと高融点金属との反応層はSi
の不純物濃度が低い程大きい。更に第３図ｆ〜ｈ
にみられるように高融点金属成長後の高温にさら
される行程は拡散層形成のためのイオン注入後の
アニール（900℃〜1000℃″５分）であるが、不活
性気体や窒素中で行われるために高融点金属や高
融点金属と基板Siとのコンタクト部には悪影響を
及ぼさない。本発明における不純物添加層１０，
１６等の形成方法はイオン注入法でも熱拡散法で
もよい。しかし、熱拡散法では熱拡散時に形成さ
れたシリコン酸化膜をエツチングする必要があ
り、その為高融点金属下のゲート酸化膜にピンホ
ールが発生し、耐圧不良となり易い。それ故イオ
ン注入法がより望ましい。
第１図はインバーター回路図、第２図ａ乃至第
２図ｅは第１図のインバーター回路を実現するた
めの従来の製造方法を工程順に示す断面図、第３
図ａ乃至第３図ｈは本発明の実施例による製造方
法工程順に示す断面図、第４図は（高融点金属と
基板シリコンとの反応層の厚み）と（基板シリコ
ンの不純物濃度）との関係を示す図である。 尚、図において、１……負荷MOSトランジス
タ、２……駆動MOSトランジスタ、３……負荷
MOSトランジスタのゲート電極、４……負荷
MOSトランジスタのソース、５……基板シリコ
ン、６……シリコン酸化膜、６′……ゲート酸化
膜、７……シリコン窒化膜、７′……ゲート酸化
膜上のシリコン窒化膜、８……フイールド酸化
膜、９……高融点金属膜、１０……拡散層、１１
……リン珪素ガラス膜、１２……金属配線、１
３，１４……コンタクト開口部、１５……基板Si
とコンタクトを形成する部分の開口部、１６……
基板シリコンとコンタクトを形成する部分の不純
物添加層である。
２図ｅは第１図のインバーター回路を実現するた
めの従来の製造方法を工程順に示す断面図、第３
図ａ乃至第３図ｈは本発明の実施例による製造方
法工程順に示す断面図、第４図は（高融点金属と
基板シリコンとの反応層の厚み）と（基板シリコ
ンの不純物濃度）との関係を示す図である。 尚、図において、１……負荷MOSトランジス
タ、２……駆動MOSトランジスタ、３……負荷
MOSトランジスタのゲート電極、４……負荷
MOSトランジスタのソース、５……基板シリコ
ン、６……シリコン酸化膜、６′……ゲート酸化
膜、７……シリコン窒化膜、７′……ゲート酸化
膜上のシリコン窒化膜、８……フイールド酸化
膜、９……高融点金属膜、１０……拡散層、１１
……リン珪素ガラス膜、１２……金属配線、１
３，１４……コンタクト開口部、１５……基板Si
とコンタクトを形成する部分の開口部、１６……
基板シリコンとコンタクトを形成する部分の不純
物添加層である。
Claims (1)
- １ 一導電型の半導体基板の一主面に他の導電型
の第１の不純物添加領域を選択的に形成する工程
と、前記第１の不純物添加領域に対して一方の側
の前記一主面上に前記第１の不純物添加領域の上
面の端部にその底面の端部を接して選択的に設け
られた第１の絶縁膜上に前記第１の不純物添加領
域より延在する高融点金属からなる第１の配線領
域を選択的に形成する工程と、前記第１の不純物
添加領域に対して他方の側の前記一主面に前記第
１の不純物添加領域に近接して選択的に設けられ
た第２の絶縁膜上に高融点金属からなる第２の配
線領域を選択的に形成する工程と、前記第１の配
線領域及び前記第２の配線領域をマスクとして前
記一主面に選択的に他の導電型の不純物を導入す
ることにより前記第１の絶縁膜に対して前記第１
の不純物添加領域とは反対側の前記一主面に第２
の不純物添加領域を前記第２の絶縁膜に対して前
記第１の不純物添加領域と同じ側の前記一主面に
その前記第２の絶縁膜側の端部の上面が前記第２
の絶縁膜の前記第１の不純物添加領域側の底面の
端部と接しその前記第１の不純物添加領域側の端
部が該第１の不純物領域の一部と重なる第３の不
純物添加領域を前記第２の絶縁膜に対して前記第
３の不純物添加領域とは反対側の前記一主面に第
４の不純物添加領域をそれぞれ設ける工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14668279A JPS5670664A (en) | 1979-11-13 | 1979-11-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14668279A JPS5670664A (en) | 1979-11-13 | 1979-11-13 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5670664A JPS5670664A (en) | 1981-06-12 |
| JPH0338734B2 true JPH0338734B2 (ja) | 1991-06-11 |
Family
ID=15413198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14668279A Granted JPS5670664A (en) | 1979-11-13 | 1979-11-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5670664A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2813566A1 (de) * | 1977-04-01 | 1978-10-05 | Nat Semiconductor Corp | Integrierter schaltungsaufbau |
-
1979
- 1979-11-13 JP JP14668279A patent/JPS5670664A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5670664A (en) | 1981-06-12 |
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