JPH0338823A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0338823A JPH0338823A JP1175105A JP17510589A JPH0338823A JP H0338823 A JPH0338823 A JP H0338823A JP 1175105 A JP1175105 A JP 1175105A JP 17510589 A JP17510589 A JP 17510589A JP H0338823 A JPH0338823 A JP H0338823A
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- heat treatment
- temperature heat
- semiconductor device
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特に、ノリサ
イド技術を用いた半導体装置の製造方法に関するもので
ある。
イド技術を用いた半導体装置の製造方法に関するもので
ある。
［発明の概要」
本発明は、シリコン基体上に膜厚が５０Å以下のシリコ
ン化合物膜を形成し、次に、前記シリコン化合物膜」二
に金属膜を形成した後、低温熱処理工程の後高温熱処理
工程を行なう２段階アニールを施して、シリコン基体に
シリサイド層を形成することによって、シリコン」二に
金属シリサイド膜を選択性良く形成することができるよ
うにしたものである。
ン化合物膜を形成し、次に、前記シリコン化合物膜」二
に金属膜を形成した後、低温熱処理工程の後高温熱処理
工程を行なう２段階アニールを施して、シリコン基体に
シリサイド層を形成することによって、シリコン」二に
金属シリサイド膜を選択性良く形成することができるよ
うにしたものである。
［従来の技術］
サリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ ５ｉｌｉｃｉ
ｄｅ、５ＡＬＩｃＩＤＥ）技術は、拡散層やゲート電極
の上に金属シリサイド膜を自己整合的に形成してこれら
の拡散層やゲート電極のソート抵抗を低減する技術であ
る。
ｄｅ、５ＡＬＩｃＩＤＥ）技術は、拡散層やゲート電極
の上に金属シリサイド膜を自己整合的に形成してこれら
の拡散層やゲート電極のソート抵抗を低減する技術であ
る。
第４図Ａ〜第４図Ｃは、従来のサリサイド技術を用いた
ＭＯ３ＬＳｒの製造方法を示す。この従来の製造方法に
よれば、第４図Ａに示すように、まず例えばｐ−型のシ
リコン（Ｓｔ）基板＋０１の表面に二酸化シリコン（Ｓ
ｉＯｚ）膜のようなフィールド絶縁膜１０２を選択的に
形成して素子間分離を行った後、このフィールド絶縁膜
１０２で囲まれた活性領域の表面に例えば熱酸化により
５ｉＯｚ膜のようなゲート絶縁膜＋０３を形成する。次
に、例えばＣＶＤ法により全面に多結晶シリコン膜を形
成し、この多結晶シリコン膜に例えばリン（Ｐ）のよう
な不純物をドープして低抵抗化した後、この多結晶ンリ
コン膜及びゲート絶縁膜１０３をエツチングにより所定
形状にパターンニングする。これによって、ゲート絶縁
膜＋０３上にゲート電極１０４が形成される。この後、
このゲート電極１０４をマスクとしてシリコン基板１０
１中に例えばリンのようなｎ型不純物を低濃度（こイオ
ン注入する。次に、例えばＣＶＤ法１こより全面Ｓｉｎ
、膜を形成した後、反応性イオンエツチング（ＲＴ Ｅ
）法によりこのＳ ＋ Ｏを膜を基板表面と垂直方向に
異方性エツチングして、ゲート電極１０４の側壁にＳｉ
ｎ、から成るサイドウオールスペーサ＋０５を形成する
。次に、このサイドウオールスペーサ＋０５をマスクと
してシリコン基板＋０１中に例えばヒ素（Ａｓ）のよう
なｎ型不純物を高濃度にイオン注入する。この後、注入
不純物の電気的活性化のための熱処理を行う。
ＭＯ３ＬＳｒの製造方法を示す。この従来の製造方法に
よれば、第４図Ａに示すように、まず例えばｐ−型のシ
リコン（Ｓｔ）基板＋０１の表面に二酸化シリコン（Ｓ
ｉＯｚ）膜のようなフィールド絶縁膜１０２を選択的に
形成して素子間分離を行った後、このフィールド絶縁膜
１０２で囲まれた活性領域の表面に例えば熱酸化により
５ｉＯｚ膜のようなゲート絶縁膜＋０３を形成する。次
に、例えばＣＶＤ法により全面に多結晶シリコン膜を形
成し、この多結晶シリコン膜に例えばリン（Ｐ）のよう
な不純物をドープして低抵抗化した後、この多結晶ンリ
コン膜及びゲート絶縁膜１０３をエツチングにより所定
形状にパターンニングする。これによって、ゲート絶縁
膜＋０３上にゲート電極１０４が形成される。この後、
このゲート電極１０４をマスクとしてシリコン基板１０
１中に例えばリンのようなｎ型不純物を低濃度（こイオ
ン注入する。次に、例えばＣＶＤ法１こより全面Ｓｉｎ
、膜を形成した後、反応性イオンエツチング（ＲＴ Ｅ
）法によりこのＳ ＋ Ｏを膜を基板表面と垂直方向に
異方性エツチングして、ゲート電極１０４の側壁にＳｉ
ｎ、から成るサイドウオールスペーサ＋０５を形成する
。次に、このサイドウオールスペーサ＋０５をマスクと
してシリコン基板＋０１中に例えばヒ素（Ａｓ）のよう
なｎ型不純物を高濃度にイオン注入する。この後、注入
不純物の電気的活性化のための熱処理を行う。
これによって、例えばｎ”型のソース領域１０６及び）
パレイン領域１０７がゲート電極１０４に対して自己整
合的に形成される。これらのゲート電極＋０４、ソース
領域＋０６及びドレイン領域１０７によりｎヂャネルＭ
Ｏ８ＦＥＴが構成される。
パレイン領域１０７がゲート電極１０４に対して自己整
合的に形成される。これらのゲート電極＋０４、ソース
領域＋０６及びドレイン領域１０７によりｎヂャネルＭ
Ｏ８ＦＥＴが構成される。
この場合、これらのソース領域１０６及びドレイン領域
１０７はサイドウオールスペーサ＋０５の下方の部分に
ｎ−型の低不純物濃度部１０６ａ。
１０７はサイドウオールスペーサ＋０５の下方の部分に
ｎ−型の低不純物濃度部１０６ａ。
１０７ａを有しており、従ってこのｎチャネル間Ｏ８Ｆ
ＥＴはこの低不純物濃度部１０７ａによりドレイン領域
１０７の近傍の電界を緩和した、いわゆろＬ Ｄ Ｄ
（ｌ、ｉｇｈｔｌｙ Ｄｏｐｒｑｄ Ｄｒａｉｎ）構造
を有する。この後、例えば、スパッタ法により全面にチ
タノ（Ｔｉ）膜＋０８を形成する。
ＥＴはこの低不純物濃度部１０７ａによりドレイン領域
１０７の近傍の電界を緩和した、いわゆろＬ Ｄ Ｄ
（ｌ、ｉｇｈｔｌｙ Ｄｏｐｒｑｄ Ｄｒａｉｎ）構造
を有する。この後、例えば、スパッタ法により全面にチ
タノ（Ｔｉ）膜＋０８を形成する。
次に、例えばアルゴン（Ａｒ）雰囲気中において６００
℃程度の温度で熱処理を行うことにより、ＴｉｔｌぐＢ
＋０８とこのＴＩ膜１０８が直接接触しているゲート電
極１０４、ソース領域１０６及びドレイン領域１０７と
を反応させる。これによって、これらのゲート電極＋０
４、ソース領域＋０６及びトレイン領域＋０７の表面が
ソリサイド化され、第４図８に示すよう？こ、これらの
ゲート電極＋０４、ソース領域１０６及びドレイン領域
１０７の表面にそれぞれヂタンンリザイド（ＴｉＳｉ）
膜１０９ａ、］ ０９ｂ、Ｉ ０９ｃが形成される。
℃程度の温度で熱処理を行うことにより、ＴｉｔｌぐＢ
＋０８とこのＴＩ膜１０８が直接接触しているゲート電
極１０４、ソース領域１０６及びドレイン領域１０７と
を反応させる。これによって、これらのゲート電極＋０
４、ソース領域＋０６及びトレイン領域＋０７の表面が
ソリサイド化され、第４図８に示すよう？こ、これらの
ゲート電極＋０４、ソース領域１０６及びドレイン領域
１０７の表面にそれぞれヂタンンリザイド（ＴｉＳｉ）
膜１０９ａ、］ ０９ｂ、Ｉ ０９ｃが形成される。
この後、未反応のゴミ膜＋０８をウェソトエソチングを
行なってエツチング除去して第４図Ｃに示ず状態とする
。
行なってエツチング除去して第４図Ｃに示ず状態とする
。
このようにして製造されるＭＯ８ＬＳＴにおいては、Ｔ
ｉＳ＋膜１０９ａ、ｌ０９ｂ ｌ０９ｃによりゲート
電極イ、ソース領域６及びドレイン領域７のシート抵抗
が低減される。
ｉＳ＋膜１０９ａ、ｌ０９ｂ ｌ０９ｃによりゲート
電極イ、ソース領域６及びドレイン領域７のシート抵抗
が低減される。
なお、拡散層上にシリサイド層を形成する技術としては
、例えば特開昭６３−８ ／Ｉ Ｏ６４号公報に開示さ
れたものかある。
、例えば特開昭６３−８ ／Ｉ Ｏ６４号公報に開示さ
れたものかある。
［発明が解決しようとする課題］
しかしながら、このような従来のザリサイド技術を用い
たＭＯ８ＬＳ＋の製造方法では、Ｓｉ基板＋０１からサ
イドウオールスペーサ＋０５の」二にＳｔのはい上がり
が生じることにより、例えばイ 第４図Ｃにおいて一点鎖線で示すようにこのサイドウオ
ールスペーサ１０５の上にＴｉＳｉ膜１０９ｄか形成さ
れ、その後のエツチングによっても、はい上がり部であ
るＴｉＳｉ膜１０９ｄは除去出来ず、この結果、このＴ
ｉＳｉ膜１０９ｄにより例えばゲート電極１０４とドレ
イン領域１０７とのショートが発生してしまうことがあ
るという問題があった。
たＭＯ８ＬＳ＋の製造方法では、Ｓｉ基板＋０１からサ
イドウオールスペーサ＋０５の」二にＳｔのはい上がり
が生じることにより、例えばイ 第４図Ｃにおいて一点鎖線で示すようにこのサイドウオ
ールスペーサ１０５の上にＴｉＳｉ膜１０９ｄか形成さ
れ、その後のエツチングによっても、はい上がり部であ
るＴｉＳｉ膜１０９ｄは除去出来ず、この結果、このＴ
ｉＳｉ膜１０９ｄにより例えばゲート電極１０４とドレ
イン領域１０７とのショートが発生してしまうことがあ
るという問題があった。
本発明は、シリコン基体上に低抵抗な金属シリサイド膜
を選択性良く形成することができる半導体装置の製造方
法を得んとするものである。
を選択性良く形成することができる半導体装置の製造方
法を得んとするものである。
［課題を解決するための手段］
そこで、本発明は、シリコン基体上に膜厚が５０Å以下
のシリコン化合物膜を形成し、次に、前記シリコン化合
物膜上に金属膜を形成した後、低温熱処理工程の後高温
熱処理工程を行なう２段階アニールを施して、シリコン
基体にシリサイド層を形成することを、その解決手段と
している。
のシリコン化合物膜を形成し、次に、前記シリコン化合
物膜上に金属膜を形成した後、低温熱処理工程の後高温
熱処理工程を行なう２段階アニールを施して、シリコン
基体にシリサイド層を形成することを、その解決手段と
している。
［作用］
低温熱処理工程においては、ノリコン化合物と金属が反
応する。その際、ノリコン化合物膜が５０Å以下と薄い
膜であるため、この膜を通してシリコンが拡散して反応
が進む。なお、例えば、シリコン化合物膜として５ｉＯ
７を用い、その膜厚を１００人に設定し、また、金属膜
としてチタン（Ｔｉ）を用いた場合、そのエツチング時
間とオージェ強度ξとの関係（ΔＥＳ Ｄｅｐｔ：ｈ
Ｐｒｆｉｌｅ）を測定すると、第２図に示すグラフ
の如くなり、ウェットエツチングによりチタンがエツチ
ングされてしまう。一方、第３図のグラフは、Ｓｉｎ膜
を５０人とした場合であり、Ｔｉ５ｌ、形成が起り、さ
らに、ＴｉＳｉ、中（界面）のＯ２の分布により、例え
ばアルミニウムのつき抜けに対するバリヤ性も向上する
。
応する。その際、ノリコン化合物膜が５０Å以下と薄い
膜であるため、この膜を通してシリコンが拡散して反応
が進む。なお、例えば、シリコン化合物膜として５ｉＯ
７を用い、その膜厚を１００人に設定し、また、金属膜
としてチタン（Ｔｉ）を用いた場合、そのエツチング時
間とオージェ強度ξとの関係（ΔＥＳ Ｄｅｐｔ：ｈ
Ｐｒｆｉｌｅ）を測定すると、第２図に示すグラフ
の如くなり、ウェットエツチングによりチタンがエツチ
ングされてしまう。一方、第３図のグラフは、Ｓｉｎ膜
を５０人とした場合であり、Ｔｉ５ｌ、形成が起り、さ
らに、ＴｉＳｉ、中（界面）のＯ２の分布により、例え
ばアルミニウムのつき抜けに対するバリヤ性も向上する
。
また、高温熱処理工程により、Ｔｉ５ｉｙ中に存在する
残留酸素が放出されるため、〜４Ω／口の抵抗値が得ら
れる。
残留酸素が放出されるため、〜４Ω／口の抵抗値が得ら
れる。
［実施例］
以下、本発明に係る半導体装置の製造方法の詳細を図面
に示す実施例に基づいて説明する。
に示す実施例に基づいて説明する。
本実施例においては、第１図Ａに示すように、シリコン
基板１の表面に８１０．でなるフィールド絶縁膜２を選
択的に形成して素子間分離を行った後、ノリコン基板ｌ
の露出表面及びフィールド絶縁膜２の上に厚さ５０人の
５ｉＯｚ膜３を形成する。
基板１の表面に８１０．でなるフィールド絶縁膜２を選
択的に形成して素子間分離を行った後、ノリコン基板ｌ
の露出表面及びフィールド絶縁膜２の上に厚さ５０人の
５ｉＯｚ膜３を形成する。
次に、第１図Ｒに示すように、５ｉＯｙ膜３の上にチタ
ン（Ｔｉ）膜４を、例えばスパッタ法により全面に膜厚
４００人に形成する。
ン（Ｔｉ）膜４を、例えばスパッタ法により全面に膜厚
４００人に形成する。
その後、低温熱処理工程として６００℃の温度でランプ
アニール（ラビットサーマルアニール）を行なって、第
１図Ｃに示すように、チタンシリサイド膜５を形成する
。このチタンシリサイド膜５は、Ｔｉ５ＳｉｓとＴｉＳ
ｉから成り、このチタンシリサイド膜５の」二のチタン
膜４は、ＴｉＯｘに酸化されている。
アニール（ラビットサーマルアニール）を行なって、第
１図Ｃに示すように、チタンシリサイド膜５を形成する
。このチタンシリサイド膜５は、Ｔｉ５ＳｉｓとＴｉＳ
ｉから成り、このチタンシリサイド膜５の」二のチタン
膜４は、ＴｉＯｘに酸化されている。
そして、アンモニア過水等を用いたウェットエツチング
により、未反応チタン及びＴｉｄｙの除去を行なう（第
１図Ｄ）。
により、未反応チタン及びＴｉｄｙの除去を行なう（第
１図Ｄ）。
次に、高温熱処理工程として９００℃の温度のランプア
ニールを行ない、チタンシリサイド膜５を、Ｔｉ５ｉｚ
でなるＴｉＳｉ、膜６に変化させる。
ニールを行ない、チタンシリサイド膜５を、Ｔｉ５ｉｚ
でなるＴｉＳｉ、膜６に変化させる。
なお、高温熱処理工程で設定温度を８００℃とすると、
形成されるＴｉ５ｉｔの抵抗値は、〜３Ω／口と高くな
った。これは、ＴｉＳｉ、中に残留酸素が存在するため
であり、９００℃に設定すれば、この残留酸素が放出さ
れるため、〜４Ω／口の低抵抗な値が得られる。
形成されるＴｉ５ｉｔの抵抗値は、〜３Ω／口と高くな
った。これは、ＴｉＳｉ、中に残留酸素が存在するため
であり、９００℃に設定すれば、この残留酸素が放出さ
れるため、〜４Ω／口の低抵抗な値が得られる。
また、Ｓｉｎ、膜３の膜厚を１００入とすると、低温熱
処理工程（６００℃）のランプアニールでは、５ｉＯｔ
膜３を通してＳｉの拡散が起らず、膜厚５０Å以下でＳ
ｉＯを膜３を通してＳｉの拡散が十分に起るようにな
る。
処理工程（６００℃）のランプアニールでは、５ｉＯｔ
膜３を通してＳｉの拡散が起らず、膜厚５０Å以下でＳ
ｉＯを膜３を通してＳｉの拡散が十分に起るようにな
る。
以」二、実施例について説明したが、この他に各種の設
計が可能であり、例えば、上記実施例においては、低温
熱処理として６００℃の温度を選択したが、６００℃〜
７００℃の範囲であればよく、又、高温熱処理は、８０
０°Ｃ〜１０００℃の範囲の温度設定が可能である。
計が可能であり、例えば、上記実施例においては、低温
熱処理として６００℃の温度を選択したが、６００℃〜
７００℃の範囲であればよく、又、高温熱処理は、８０
０°Ｃ〜１０００℃の範囲の温度設定が可能である。
また、本発明は、上記実施例の他、各種ＭＯ３ｒ、 ｓ
丁や、ＭＯ３ＬＳＩ以外の例えばバイポーラＬＳＩやバ
イポーラ０ＭＯ３ＬＳＩなどの半導体装置の製造に適用
することも可能である。
丁や、ＭＯ３ＬＳＩ以外の例えばバイポーラＬＳＩやバ
イポーラ０ＭＯ３ＬＳＩなどの半導体装置の製造に適用
することも可能である。
［発明の効果］
以上の説明から明らかなように、本発明に係る半導体装
置の製造方法によれば、はい上りの生じない、選択性の
よいシリサイド層を形成でき、このため、トランジスタ
リークの改善ができる効果がある。
置の製造方法によれば、はい上りの生じない、選択性の
よいシリサイド層を形成でき、このため、トランジスタ
リークの改善ができる効果がある。
また、低抵抗化されたシリサイド層が形成出来るため、
半導体装置の特性を高める効果がある。
半導体装置の特性を高める効果がある。
第１図Ａ〜第１図Ｅは本発明に係る半導体装置の製造方
法の実施例を示す断面図、第２図は５ｉＯ６膜を１００
人に設定した場合の特定元素の分布を示すグラフ、第３
図は５ｉＯｚ膜を５０人に設定した場合の特定元素の分
布を示すグラフ、第４図Ａ〜第４図Ｃは従来例の断面図
である。 １・・ンリコン基板、２・・フィールド絶縁膜、３・５
ｉＯ７膜、４・・チタン膜、５・・チタンシリサイド膜
、６・・・Ｔ ｉ Ｓ ｉ 、膜（シリサイド層）。 ＼ゴ ０） （不完 方セイタＩＪ ） 第１図Ｄ エツチング’ｓ％間（分） 特定元素の分布と示７り゛フッ 第２図 （本 タビ カ包イ列 ） 第１図［ エソチンク”ｆｆ−聞（介） 特定元素の分布を示すり゛ラフ 第３図 （イ走 釆 イ列 ） 第４図Ｂ （イ疋 釆 イダリ ） 第４図Ｃ 手続補正書印発） 事件の表示 平成１年特許願第１７５１０５号 発明の名称 半導体装置の製造方法 補正をする者 事件との関係 出願人 （２＋ ８）ソニー株式会社
法の実施例を示す断面図、第２図は５ｉＯ６膜を１００
人に設定した場合の特定元素の分布を示すグラフ、第３
図は５ｉＯｚ膜を５０人に設定した場合の特定元素の分
布を示すグラフ、第４図Ａ〜第４図Ｃは従来例の断面図
である。 １・・ンリコン基板、２・・フィールド絶縁膜、３・５
ｉＯ７膜、４・・チタン膜、５・・チタンシリサイド膜
、６・・・Ｔ ｉ Ｓ ｉ 、膜（シリサイド層）。 ＼ゴ ０） （不完 方セイタＩＪ ） 第１図Ｄ エツチング’ｓ％間（分） 特定元素の分布と示７り゛フッ 第２図 （本 タビ カ包イ列 ） 第１図［ エソチンク”ｆｆ−聞（介） 特定元素の分布を示すり゛ラフ 第３図 （イ走 釆 イ列 ） 第４図Ｂ （イ疋 釆 イダリ ） 第４図Ｃ 手続補正書印発） 事件の表示 平成１年特許願第１７５１０５号 発明の名称 半導体装置の製造方法 補正をする者 事件との関係 出願人 （２＋ ８）ソニー株式会社
Claims (1)
- （１）シリコン基体上に膜厚が’５０Å以下のシリコン
化合物膜を形成し、次に、前記シリコン化合物膜上に金
属膜を形成した後、低温熱処理工程の後高温熱処理工程
を行なう２段階アニールを施して、シリコン基体にシリ
サイド層を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175105A JP2910064B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体装置の製造方法 |
| EP19900307377 EP0407202A3 (en) | 1989-07-06 | 1990-07-05 | Manufacturing semiconductor devices |
| US07/830,555 US5194405A (en) | 1989-07-06 | 1992-02-03 | Method of manufacturing a semiconductor device having a silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175105A JP2910064B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338823A true JPH0338823A (ja) | 1991-02-19 |
| JP2910064B2 JP2910064B2 (ja) | 1999-06-23 |
Family
ID=15990348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175105A Expired - Fee Related JP2910064B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0407202A3 (ja) |
| JP (1) | JP2910064B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399526A (en) * | 1991-06-28 | 1995-03-21 | Sony Corporation | Method of manufacturing semiconductor device by forming barrier metal layer between substrate and wiring layer |
| JP2001358089A (ja) * | 2001-05-10 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1396028A2 (de) * | 2001-05-26 | 2004-03-10 | IHP GmbH-Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Transistor, verfahren zur herstellung einer integrierten schaltung und verfahren zur herstellung einer metallsilizidschicht |
| JP2007058940A (ja) * | 2005-08-22 | 2007-03-08 | Sony Corp | 記憶装置、ファイル記憶装置、およびコンピュータシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551908A (en) * | 1981-06-15 | 1985-11-12 | Nippon Electric Co., Ltd. | Process of forming electrodes and interconnections on silicon semiconductor devices |
| US4557036A (en) * | 1982-03-31 | 1985-12-10 | Nippon Telegraph & Telephone Public Corp. | Semiconductor device and process for manufacturing the same |
| US4784973A (en) * | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
-
1989
- 1989-07-06 JP JP1175105A patent/JP2910064B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-05 EP EP19900307377 patent/EP0407202A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5399526A (en) * | 1991-06-28 | 1995-03-21 | Sony Corporation | Method of manufacturing semiconductor device by forming barrier metal layer between substrate and wiring layer |
| KR100243906B1 (ko) * | 1991-06-28 | 2000-03-02 | 이데이 노부유끼 | 반도체장치의 제조방법 |
| JP2001358089A (ja) * | 2001-05-10 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0407202A2 (en) | 1991-01-09 |
| JP2910064B2 (ja) | 1999-06-23 |
| EP0407202A3 (en) | 1992-10-28 |
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