JPH08204009A - 半導体装置及び該半導体装置の製造方法 - Google Patents
半導体装置及び該半導体装置の製造方法Info
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- JPH08204009A JPH08204009A JP1243695A JP1243695A JPH08204009A JP H08204009 A JPH08204009 A JP H08204009A JP 1243695 A JP1243695 A JP 1243695A JP 1243695 A JP1243695 A JP 1243695A JP H08204009 A JPH08204009 A JP H08204009A
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Abstract
(57)【要約】
【目的】 半導体装置のコンタクトホール部分において
低抵抗で信頼性の高いコンタクト部を実現する。 【構成】 コンタクトホール開孔工程の後（Ｓ１〜
４）、半導体基板上に高融点金属膜を形成する高融点金
属膜形成工程（Ｓ５）と、上記高融点金属膜形成工程の
後、上記高融点金属膜にシリコンイオンを注入するシリ
コンイオン注入工程（Ｓ６）と、上記シリコンイオン注
入工程の後、熱処理を施し上記コンタクトホールにおけ
るゲート領域及びドレイン領域とのコンタクト面に高融
点シリサイド層を形成する高融点シリサイド層形成工程
（Ｓ７）とを備えた。
低抵抗で信頼性の高いコンタクト部を実現する。 【構成】 コンタクトホール開孔工程の後（Ｓ１〜
４）、半導体基板上に高融点金属膜を形成する高融点金
属膜形成工程（Ｓ５）と、上記高融点金属膜形成工程の
後、上記高融点金属膜にシリコンイオンを注入するシリ
コンイオン注入工程（Ｓ６）と、上記シリコンイオン注
入工程の後、熱処理を施し上記コンタクトホールにおけ
るゲート領域及びドレイン領域とのコンタクト面に高融
点シリサイド層を形成する高融点シリサイド層形成工程
（Ｓ７）とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置におけるコ
ンタクト部における電気抵抗が低く、かつ信頼性が高い
コンタクト部を有する半導体装置及び該半導体装置を製
造するための製造方法に関する。
ンタクト部における電気抵抗が低く、かつ信頼性が高い
コンタクト部を有する半導体装置及び該半導体装置を製
造するための製造方法に関する。
【０００２】
【従来の技術】半導体集積回路では、近年高集積化が進
み、ゲート長で０．３５〜０．２５μｍといった微細な
パターンが要求されたり、ソース領域及びドレイン領域
と配線とを結ぶコンタクトホールにおいても径が０．５
〜０．４μｍ□といった微細化が要求されている。この
ため、コンタクト部での電気抵抗が大きくなり、回路動
作上で負荷となり演算速度が上がらない等の問題点が発
生している。コンタクト部における電気抵抗を下げる方
法として、高融点金属と半導体基板のシリコンとの間で
シリサイド層を形成し電気抵抗を下げる方法がある。こ
の方法を図８〜図１０を参照し説明する。尚、図８〜図
１０において同じ構成部分については同じ符号を付して
いる。まず図８に示すように、半導体基板１０１上に酸
化膜１０２を形成しさらに酸化膜１０２上に不純物の導
入された多結晶シリコン層１０３を形成する。そして選
択的にエッチングを施してゲート電極１０４を形成す
る。次に、図９を参照して、ゲート電極１０４及びフィ
ールド酸化膜１０５をマスクとして、不純物イオンを注
入し、ソース領域１０６及びドレイン領域１０７を形成
する。続いて層間絶縁膜となる厚い酸化膜１１８を堆積
する。次に、図１０を参照し、写真蝕刻法によりコンタ
クトホール１１９をソース領域１０６及びドレイン領域
１０７に形成した後、高融点金属膜１１４を基板全体に
堆積させる。次に、加熱処理を行い、ソース領域１０
６、ドレイン領域１０７において高融点金属膜１１４と
シリコンとの相互拡散により、シリサイド部分１２０を
形成する。このとき、例えば高融点金属としてチタンを
用いた場合、チタンを５０ｎｍの厚さに堆積して６５０
℃で熱処理を行った場合には、１０〜２０ｎｍ厚さのシ
リサイド層が形成される。
み、ゲート長で０．３５〜０．２５μｍといった微細な
パターンが要求されたり、ソース領域及びドレイン領域
と配線とを結ぶコンタクトホールにおいても径が０．５
〜０．４μｍ□といった微細化が要求されている。この
ため、コンタクト部での電気抵抗が大きくなり、回路動
作上で負荷となり演算速度が上がらない等の問題点が発
生している。コンタクト部における電気抵抗を下げる方
法として、高融点金属と半導体基板のシリコンとの間で
シリサイド層を形成し電気抵抗を下げる方法がある。こ
の方法を図８〜図１０を参照し説明する。尚、図８〜図
１０において同じ構成部分については同じ符号を付して
いる。まず図８に示すように、半導体基板１０１上に酸
化膜１０２を形成しさらに酸化膜１０２上に不純物の導
入された多結晶シリコン層１０３を形成する。そして選
択的にエッチングを施してゲート電極１０４を形成す
る。次に、図９を参照して、ゲート電極１０４及びフィ
ールド酸化膜１０５をマスクとして、不純物イオンを注
入し、ソース領域１０６及びドレイン領域１０７を形成
する。続いて層間絶縁膜となる厚い酸化膜１１８を堆積
する。次に、図１０を参照し、写真蝕刻法によりコンタ
クトホール１１９をソース領域１０６及びドレイン領域
１０７に形成した後、高融点金属膜１１４を基板全体に
堆積させる。次に、加熱処理を行い、ソース領域１０
６、ドレイン領域１０７において高融点金属膜１１４と
シリコンとの相互拡散により、シリサイド部分１２０を
形成する。このとき、例えば高融点金属としてチタンを
用いた場合、チタンを５０ｎｍの厚さに堆積して６５０
℃で熱処理を行った場合には、１０〜２０ｎｍ厚さのシ
リサイド層が形成される。
【０００３】
【発明が解決しようとする課題】ところが上述したよう
な従来のコンタクト部の形成方法では、シリサイド化を
熱処理のみにて行っているため、形成されるシリサイド
層は、厚さが薄く、さらにその膜厚のバラツキも大き
い。よって、充分な厚さのシリサイド層を形成するため
には、熱処理温度を高くしたり、熱処理時間を長くする
必要がある。しかし、熱処理温度を高くしたり、熱処理
時間を長くするとソース領域、ドレイン領域において不
純物の再拡散が発生したり、上記高融点金属が半導体基
板内へ拡散し、ショートやリーク等が発生するという問
題点がある。本発明はこのような問題点を解決するため
になされたもので、ソース領域、ドレイン領域において
不純物の再拡散が発生せず、上記高融点金属が半導体基
板内へ拡散することがなく、よってショートやリーク等
が発生することのない、低抵抗で信頼性の高いコンタク
ト部を実現する、半導体装置及び該半導体装置を製造す
るための製造方法を提供することを目的とする。
な従来のコンタクト部の形成方法では、シリサイド化を
熱処理のみにて行っているため、形成されるシリサイド
層は、厚さが薄く、さらにその膜厚のバラツキも大き
い。よって、充分な厚さのシリサイド層を形成するため
には、熱処理温度を高くしたり、熱処理時間を長くする
必要がある。しかし、熱処理温度を高くしたり、熱処理
時間を長くするとソース領域、ドレイン領域において不
純物の再拡散が発生したり、上記高融点金属が半導体基
板内へ拡散し、ショートやリーク等が発生するという問
題点がある。本発明はこのような問題点を解決するため
になされたもので、ソース領域、ドレイン領域において
不純物の再拡散が発生せず、上記高融点金属が半導体基
板内へ拡散することがなく、よってショートやリーク等
が発生することのない、低抵抗で信頼性の高いコンタク
ト部を実現する、半導体装置及び該半導体装置を製造す
るための製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型の半導体基板の表面に酸化膜を形
成し該酸化膜上に不純物が導入された多結晶シリコン膜
を形成し該多結晶シリコン膜と上記酸化膜とを選択的に
除去してゲート電極構造を形成するゲート電極形成工程
と、上記ゲート電極形成工程の後、上記ゲート電極を挟
み上記半導体基板の表面に第２導電型の高濃度の不純物
を拡散させたソース領域及びドレイン領域を形成するソ
ースドレイン領域形成工程と、上記ソース、ドレイン領
域形成工程の後、上記半導体基板上に絶縁膜を堆積した
後上記ソース領域及びドレイン領域に達するコンタクト
ホールを上記絶縁膜に開孔するコンタクトホール開孔工
程とを備えた半導体基板の製造方法であって、上記コン
タクトホール開孔工程の後、上記半導体基板上に高融点
金属膜を形成する高融点金属膜形成工程と、上記高融点
金属膜形成工程の後、上記高融点金属膜にシリコンイオ
ンを注入するシリコンイオン注入工程と、上記シリコン
イオン注入工程の後、熱処理を施し上記コンタクトホー
ルにおける上記ゲート領域及びドレイン領域とのコンタ
クト面に高融点シリサイド層を形成する高融点シリサイ
ド層形成工程と、を備えたことを特徴とする。
造方法は、第１導電型の半導体基板の表面に酸化膜を形
成し該酸化膜上に不純物が導入された多結晶シリコン膜
を形成し該多結晶シリコン膜と上記酸化膜とを選択的に
除去してゲート電極構造を形成するゲート電極形成工程
と、上記ゲート電極形成工程の後、上記ゲート電極を挟
み上記半導体基板の表面に第２導電型の高濃度の不純物
を拡散させたソース領域及びドレイン領域を形成するソ
ースドレイン領域形成工程と、上記ソース、ドレイン領
域形成工程の後、上記半導体基板上に絶縁膜を堆積した
後上記ソース領域及びドレイン領域に達するコンタクト
ホールを上記絶縁膜に開孔するコンタクトホール開孔工
程とを備えた半導体基板の製造方法であって、上記コン
タクトホール開孔工程の後、上記半導体基板上に高融点
金属膜を形成する高融点金属膜形成工程と、上記高融点
金属膜形成工程の後、上記高融点金属膜にシリコンイオ
ンを注入するシリコンイオン注入工程と、上記シリコン
イオン注入工程の後、熱処理を施し上記コンタクトホー
ルにおける上記ゲート領域及びドレイン領域とのコンタ
クト面に高融点シリサイド層を形成する高融点シリサイ
ド層形成工程と、を備えたことを特徴とする。
【０００５】又、本発明の半導体装置は、第１導電型の
半導体基板の表面にチャネル領域を挟んで形成された第
２導電型のソース領域及びドレイン領域と、上記チャネ
ル領域上に酸化膜を介して形成されたゲート電極とを有
し上記ソース領域、ドレイン領域及び上記ゲート電極を
絶縁膜にて覆った半導体装置であって、上記ソース領域
及びドレイン領域上の上記絶縁膜に開孔されたコンタク
トホールにおける上記ゲート領域及びドレイン領域との
コンタクト面に、シリコンイオンが注入された高融点金
属膜を熱処理することで形成される高融点金属シリサイ
ド層を有することを特徴とする。
半導体基板の表面にチャネル領域を挟んで形成された第
２導電型のソース領域及びドレイン領域と、上記チャネ
ル領域上に酸化膜を介して形成されたゲート電極とを有
し上記ソース領域、ドレイン領域及び上記ゲート電極を
絶縁膜にて覆った半導体装置であって、上記ソース領域
及びドレイン領域上の上記絶縁膜に開孔されたコンタク
トホールにおける上記ゲート領域及びドレイン領域との
コンタクト面に、シリコンイオンが注入された高融点金
属膜を熱処理することで形成される高融点金属シリサイ
ド層を有することを特徴とする。
【０００６】
【作用】高融点金属にシリコンイオンを注入すること
は、コンタクトホール部に堆積された高融点金属を半導
体基板側及びシリコンイオン注入側の両面からシリサイ
ド化するので、熱処理時間を短時間としかつ厚いシリサ
イド層を形成するように作用する。
は、コンタクトホール部に堆積された高融点金属を半導
体基板側及びシリコンイオン注入側の両面からシリサイ
ド化するので、熱処理時間を短時間としかつ厚いシリサ
イド層を形成するように作用する。
【０００７】
【実施例】本発明の半導体装置の製造方法の一実施例に
ついて図１〜図７を参照しながら以下に説明する。尚、
本発明の半導体装置は上記製造方法にて製造されるもの
である。又、本実施例では半導体装置としてｎ型ＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）を例にとる。
又、図２〜図７において同じ構成部分については同じ符
号を付している。まず図２を参照する。第１導電型の半
導体基板に相当するｐ型のシリコン基板２０１にｐ型の
不純物イオンであるボロンを公知の手法にて選択的にイ
オン注入してｐ+型のチャネルストッパ領域２１１を形
成する。この後、選択酸化法により、チャネルストッパ
領域２１１上にフィールド酸化膜２０５を形成する。こ
のとき、先に注入されたイオンが拡散活性化してチャネ
ルストッパとしての機能を果たす。
ついて図１〜図７を参照しながら以下に説明する。尚、
本発明の半導体装置は上記製造方法にて製造されるもの
である。又、本実施例では半導体装置としてｎ型ＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）を例にとる。
又、図２〜図７において同じ構成部分については同じ符
号を付している。まず図２を参照する。第１導電型の半
導体基板に相当するｐ型のシリコン基板２０１にｐ型の
不純物イオンであるボロンを公知の手法にて選択的にイ
オン注入してｐ+型のチャネルストッパ領域２１１を形
成する。この後、選択酸化法により、チャネルストッパ
領域２１１上にフィールド酸化膜２０５を形成する。こ
のとき、先に注入されたイオンが拡散活性化してチャネ
ルストッパとしての機能を果たす。
【０００８】続いて、ドライ熱酸化処理を行い、素子形
成領域のシリコン基板２０１上にゲート酸化膜となる熱
酸化膜２０２を約１０ｎｍの厚さに成長させ、さらに多
結晶シリコン膜２０３を熱酸化膜２０２の全面に約２０
０ｎｍの厚さにて堆積する。この後、ヒ素イオンをシリ
コン基板２０１の全面に１０Ｋｅｖ、５×１０15／ｃｍ
2の条件で注入し、続いて約８００℃の熱処理によって
ヒ素イオンを拡散活性化させる。尚、本実施例では、上
述のようにノンドープの多結晶シリコンを堆積した後、
イオン注入を行ったが、ヒ素等をドープしたドープ多結
晶シリコンを堆積するようにしてもよい。尚、以上の工
程が図１に示す、ステップ（図１では「Ｓ」にて示す）
１におけるトランジスタ形成準備工程に相当する。
成領域のシリコン基板２０１上にゲート酸化膜となる熱
酸化膜２０２を約１０ｎｍの厚さに成長させ、さらに多
結晶シリコン膜２０３を熱酸化膜２０２の全面に約２０
０ｎｍの厚さにて堆積する。この後、ヒ素イオンをシリ
コン基板２０１の全面に１０Ｋｅｖ、５×１０15／ｃｍ
2の条件で注入し、続いて約８００℃の熱処理によって
ヒ素イオンを拡散活性化させる。尚、本実施例では、上
述のようにノンドープの多結晶シリコンを堆積した後、
イオン注入を行ったが、ヒ素等をドープしたドープ多結
晶シリコンを堆積するようにしてもよい。尚、以上の工
程が図１に示す、ステップ（図１では「Ｓ」にて示す）
１におけるトランジスタ形成準備工程に相当する。
【０００９】次に、写真蝕刻法を用いてパターニング
し、ゲート電極２０４を形成する。尚、この工程が図１
に示すステップ２におけるゲート電極形成工程に相当す
る。続いてゲート電極２０４及びフィールド酸化膜２０
５をマスクとしてｎ型の不純物イオンであるヒ素を５０
Ｋｅｖ、６×１０15／ｃｍ2の条件で注入した後、約９
００℃にて熱処理を施し注入したヒ素を拡散活性化させ
て、ｎ+型のソース領域２１２及びドレイン領域２１３
をシリコン基板２０１に形成する。尚、この工程が図１
に示すステップ３におけるソース、ドレイン領域形成工
程に相当する。
し、ゲート電極２０４を形成する。尚、この工程が図１
に示すステップ２におけるゲート電極形成工程に相当す
る。続いてゲート電極２０４及びフィールド酸化膜２０
５をマスクとしてｎ型の不純物イオンであるヒ素を５０
Ｋｅｖ、６×１０15／ｃｍ2の条件で注入した後、約９
００℃にて熱処理を施し注入したヒ素を拡散活性化させ
て、ｎ+型のソース領域２１２及びドレイン領域２１３
をシリコン基板２０１に形成する。尚、この工程が図１
に示すステップ３におけるソース、ドレイン領域形成工
程に相当する。
【００１０】続いて、ＣＶＤ法を用いて、図３に示すよ
うに、二酸化シリコン膜を基板２０１の全面に約５００
ｎｍの厚さにて堆積し、層間絶縁膜２１８とする。この
後、写真蝕刻法を用いて、図４に示すように、絶縁膜２
１８の表面から上記ｎ+層のソース領域２１２及びドレ
イン領域２１３の表面２１２ａ，２１３ａに達するコン
タクトホール２１９を形成する。尚、この工程が図１に
示すステップ４におけるコンタクトホール開孔工程に相
当する。その後、コンタクトホール２１９を含み絶縁膜
２１８の全面にスパッタ等の方法でチタンにてなる高融
点金属膜２１４を約５０ｎｍの厚さに堆積する。尚、こ
の工程が図１に示すステップ５における高融点金属膜形
成工程に相当する。
うに、二酸化シリコン膜を基板２０１の全面に約５００
ｎｍの厚さにて堆積し、層間絶縁膜２１８とする。この
後、写真蝕刻法を用いて、図４に示すように、絶縁膜２
１８の表面から上記ｎ+層のソース領域２１２及びドレ
イン領域２１３の表面２１２ａ，２１３ａに達するコン
タクトホール２１９を形成する。尚、この工程が図１に
示すステップ４におけるコンタクトホール開孔工程に相
当する。その後、コンタクトホール２１９を含み絶縁膜
２１８の全面にスパッタ等の方法でチタンにてなる高融
点金属膜２１４を約５０ｎｍの厚さに堆積する。尚、こ
の工程が図１に示すステップ５における高融点金属膜形
成工程に相当する。
【００１１】次に、図５に示すように、高融点金属膜２
１４の表面全面にシリコンイオンを５０Ｋｅｖ、１×１
０14／ｃｍ2の条件で注入した後、約６５０℃の温度に
て半導体装置の熱処理を行い、高融点金属膜２１４をシ
リサイド化する。尚、これらの工程が図１に示すステッ
プ６、ステップ７における、高融点金属膜へのシリコン
イオン注入工程、シリサイド層形成工程に相当する。こ
のとき、コンタクトホール２１９において、ソース領域
２１２及びドレイン領域２１３の表面２１２ａ，２１３
ａに堆積している高融点金属膜２１４ａにあっては、注
入したシリコンと半導体基板２０１からのシリコンによ
ってシリサイド化される。即ち、高融点金属膜２１４ａ
には、シリコン基板２０１におけるシリコンが表面２１
２ａ，２１３ａから高融点金属膜２１４ａ内方向へ相互
拡散し、かつイオン注入されたシリコンが高融点金属膜
２１４ａの表面２１４ｂから高融点金属膜２１４ａ内方
向へ相互拡散して、高融点金属膜２１４ａはシリサイド
化される。このように高融点金属膜２１４ａは、注入し
たシリコンと、シリコン基板２０１のシリコンとの両方
にてシリサイド化されるため、熱処理に要する時間は、
ランプアニール（ＲＴＡ）法にて、従来の約７００〜８
００℃で３０〜６０秒を要するのに比べて短い、約６５
０〜７００℃で２５〜３５秒にて、膜厚の厚いシリサイ
ド層２１５を形成することができる。又、高融点金属と
してタングステンを使用し、上記５０Ｋｅｖ、１×１０
14／ｃｍ2の注入条件にてシリコンの注入を行った場
合、シリサイド層におけるシリコン濃度は、タングステ
ン：シリコン＝１：２．３〜３．０となっており、高融
点金属としてチタンを使用した場合には、チタン：シリ
コン＝１：２．０〜３．０となっている。このようにし
て、コンタクトホール２１９のソース領域２１２及びド
レイン領域２１３の表面２１２ａ，２１３ａに高融点金
属シリサイド層２１５が形成されたｎ型ＭＯＳＦＥＴを
形成することができる。尚、コンタクトホール２１９以
外の部分でシリサイド化されたシリサイド層２１６は、
以後の配線工程にて配線パターンに合わせてエッチング
除去される。
１４の表面全面にシリコンイオンを５０Ｋｅｖ、１×１
０14／ｃｍ2の条件で注入した後、約６５０℃の温度に
て半導体装置の熱処理を行い、高融点金属膜２１４をシ
リサイド化する。尚、これらの工程が図１に示すステッ
プ６、ステップ７における、高融点金属膜へのシリコン
イオン注入工程、シリサイド層形成工程に相当する。こ
のとき、コンタクトホール２１９において、ソース領域
２１２及びドレイン領域２１３の表面２１２ａ，２１３
ａに堆積している高融点金属膜２１４ａにあっては、注
入したシリコンと半導体基板２０１からのシリコンによ
ってシリサイド化される。即ち、高融点金属膜２１４ａ
には、シリコン基板２０１におけるシリコンが表面２１
２ａ，２１３ａから高融点金属膜２１４ａ内方向へ相互
拡散し、かつイオン注入されたシリコンが高融点金属膜
２１４ａの表面２１４ｂから高融点金属膜２１４ａ内方
向へ相互拡散して、高融点金属膜２１４ａはシリサイド
化される。このように高融点金属膜２１４ａは、注入し
たシリコンと、シリコン基板２０１のシリコンとの両方
にてシリサイド化されるため、熱処理に要する時間は、
ランプアニール（ＲＴＡ）法にて、従来の約７００〜８
００℃で３０〜６０秒を要するのに比べて短い、約６５
０〜７００℃で２５〜３５秒にて、膜厚の厚いシリサイ
ド層２１５を形成することができる。又、高融点金属と
してタングステンを使用し、上記５０Ｋｅｖ、１×１０
14／ｃｍ2の注入条件にてシリコンの注入を行った場
合、シリサイド層におけるシリコン濃度は、タングステ
ン：シリコン＝１：２．３〜３．０となっており、高融
点金属としてチタンを使用した場合には、チタン：シリ
コン＝１：２．０〜３．０となっている。このようにし
て、コンタクトホール２１９のソース領域２１２及びド
レイン領域２１３の表面２１２ａ，２１３ａに高融点金
属シリサイド層２１５が形成されたｎ型ＭＯＳＦＥＴを
形成することができる。尚、コンタクトホール２１９以
外の部分でシリサイド化されたシリサイド層２１６は、
以後の配線工程にて配線パターンに合わせてエッチング
除去される。
【００１２】一方、上記実施例では、コンタクトホール
２１９を形成した後、絶縁膜２１８の全面に高融点金属
膜２１４を堆積したが、以下のような製造方法とするこ
ともできる。即ち、図６に示すように、ソース領域２１
２及びドレイン領域２１３の上記ｎ+層の表面２１２
ａ，２１３ａに達するコンタクトホール２１９を形成し
た後、タングステンＣＶＤ法によってコンタクトホール
２１９の底部に位置する上記表面２１２ａ，２１３ａの
露出部分に選択的にタングステンにてなる高融点金属膜
３２０を約５０ｎｍの厚さにて堆積させる。
２１９を形成した後、絶縁膜２１８の全面に高融点金属
膜２１４を堆積したが、以下のような製造方法とするこ
ともできる。即ち、図６に示すように、ソース領域２１
２及びドレイン領域２１３の上記ｎ+層の表面２１２
ａ，２１３ａに達するコンタクトホール２１９を形成し
た後、タングステンＣＶＤ法によってコンタクトホール
２１９の底部に位置する上記表面２１２ａ，２１３ａの
露出部分に選択的にタングステンにてなる高融点金属膜
３２０を約５０ｎｍの厚さにて堆積させる。
【００１３】次にコンタクトホール２１９を介して高融
点金属膜３２０にシリコンイオンを５０Ｋｅｖ、１×１
０14／ｃｍ2の条件で注入し続いて約６５０℃にて半導
体装置の熱処理を行う。このとき、高融点金属膜３２０
には、上述したチタンにてなる高融点金属膜２１４ａの
場合と同様に、シリコン基板２０１におけるシリコンが
表面２１２ａ，２１３ａから高融点金属膜３２０内方向
へ相互拡散し、かつイオン注入されたシリコンが高融点
金属膜３２０の表面３２０ａから高融点金属膜３２０内
方向へ相互拡散して、高融点金属膜３２０はシリサイド
化される。従って熱処理に要する時間は従来に比べて短
くですみ、かつ厚いシリサイド層３２１を得ることがで
きる。このようにして、コンタクトホール２１９のソー
ス領域２１２及びドレイン領域２１３の表面２１２ａ，
２１３ａに高融点金属シリサイド層３２１が形成された
ｎ型ＭＯＳＦＥＴを形成することができる。又、この方
法によれば、表面２１２ａ，２１３ａにのみ高融点金属
シリサイド層３２１が形成されるので、先の製造方法の
ようにエッチングによる除去工程を省略することができ
る。
点金属膜３２０にシリコンイオンを５０Ｋｅｖ、１×１
０14／ｃｍ2の条件で注入し続いて約６５０℃にて半導
体装置の熱処理を行う。このとき、高融点金属膜３２０
には、上述したチタンにてなる高融点金属膜２１４ａの
場合と同様に、シリコン基板２０１におけるシリコンが
表面２１２ａ，２１３ａから高融点金属膜３２０内方向
へ相互拡散し、かつイオン注入されたシリコンが高融点
金属膜３２０の表面３２０ａから高融点金属膜３２０内
方向へ相互拡散して、高融点金属膜３２０はシリサイド
化される。従って熱処理に要する時間は従来に比べて短
くですみ、かつ厚いシリサイド層３２１を得ることがで
きる。このようにして、コンタクトホール２１９のソー
ス領域２１２及びドレイン領域２１３の表面２１２ａ，
２１３ａに高融点金属シリサイド層３２１が形成された
ｎ型ＭＯＳＦＥＴを形成することができる。又、この方
法によれば、表面２１２ａ，２１３ａにのみ高融点金属
シリサイド層３２１が形成されるので、先の製造方法の
ようにエッチングによる除去工程を省略することができ
る。
【００１４】以上説明したように、本実施例の半導体装
置の製造方法によれば、従来に比べ短い時間又は低い温
度にて熱処理を行うことができ、さらに厚さの大きいシ
リサイド層を形成することができるので、ソース領域、
ドレイン領域において不純物の再拡散が発生せず、又、
高融点金属が半導体基板内へ拡散することがなく、よっ
てショートやリーク等が発生することがない。したがっ
て、シリサイド層を形成したことにより低抵抗のコンタ
クト部が実現され、さらに上述のようにショートやリー
ク等が発生がないことから信頼性の高いコンタクト部を
実現することができる。又、低抵抗かつ信頼性の高いコ
ンタクト部を有する半導体装置を提供することができ
る。
置の製造方法によれば、従来に比べ短い時間又は低い温
度にて熱処理を行うことができ、さらに厚さの大きいシ
リサイド層を形成することができるので、ソース領域、
ドレイン領域において不純物の再拡散が発生せず、又、
高融点金属が半導体基板内へ拡散することがなく、よっ
てショートやリーク等が発生することがない。したがっ
て、シリサイド層を形成したことにより低抵抗のコンタ
クト部が実現され、さらに上述のようにショートやリー
ク等が発生がないことから信頼性の高いコンタクト部を
実現することができる。又、低抵抗かつ信頼性の高いコ
ンタクト部を有する半導体装置を提供することができ
る。
【００１５】
【発明の効果】以上詳述したように本発明によれば、高
融点金属膜にシリコンイオンを注入するようにしたこと
により、コンタクトホール部に堆積した高融点金属を半
導体基板側及びシリコンイオン注入側の両面からシリサ
イド化することができるので、シリサイド化を行う際の
半導体装置の熱処理時間を従来に比べ短く、又は熱処理
温度を低くすることができ、かつ厚いシリサイド層を形
成することができる。即ち、従来に比べ短時間又は低温
度にて熱処理を行うことができるので、ソース領域、ド
レイン領域において不純物の再拡散が発生せず、又、高
融点金属が半導体基板内へ拡散することがなく、よって
ショートやリーク等が発生することがない。したがっ
て、シリサイド層を形成することにより低抵抗のコンタ
クト部が実現され、さらに上述のようにショートやリー
ク等が発生がないことから信頼性の高いコンタクト部を
実現することができる。又、低抵抗かつ信頼性の高いコ
ンタクト部を有する半導体装置を提供することができ
る。
融点金属膜にシリコンイオンを注入するようにしたこと
により、コンタクトホール部に堆積した高融点金属を半
導体基板側及びシリコンイオン注入側の両面からシリサ
イド化することができるので、シリサイド化を行う際の
半導体装置の熱処理時間を従来に比べ短く、又は熱処理
温度を低くすることができ、かつ厚いシリサイド層を形
成することができる。即ち、従来に比べ短時間又は低温
度にて熱処理を行うことができるので、ソース領域、ド
レイン領域において不純物の再拡散が発生せず、又、高
融点金属が半導体基板内へ拡散することがなく、よって
ショートやリーク等が発生することがない。したがっ
て、シリサイド層を形成することにより低抵抗のコンタ
クト部が実現され、さらに上述のようにショートやリー
ク等が発生がないことから信頼性の高いコンタクト部を
実現することができる。又、低抵抗かつ信頼性の高いコ
ンタクト部を有する半導体装置を提供することができ
る。
【図１】 本発明の半導体装置の製造方法の一実施例に
おける製造工程を示すフローチャートである。
おける製造工程を示すフローチャートである。
【図２】 本発明の半導体装置の製造方法の一実施例に
おける製造工程中の半導体装置の断面図であってゲート
電極を形成した状態における半導体装置の断面図であ
る。
おける製造工程中の半導体装置の断面図であってゲート
電極を形成した状態における半導体装置の断面図であ
る。
【図３】 本発明の半導体装置の製造方法の一実施例に
おける製造工程中の半導体装置の断面図であってソー
ス、ドレイン領域を形成した状態における半導体装置の
断面図である。
おける製造工程中の半導体装置の断面図であってソー
ス、ドレイン領域を形成した状態における半導体装置の
断面図である。
【図４】 本発明の半導体装置の製造方法の一実施例に
おける製造工程中の半導体装置の断面図であって半導体
装置に高融点金属膜を堆積した状態における半導体装置
の断面図である。
おける製造工程中の半導体装置の断面図であって半導体
装置に高融点金属膜を堆積した状態における半導体装置
の断面図である。
【図５】 本発明の半導体装置の製造方法の一実施例に
おける製造工程中の半導体装置の断面図であってシリサ
イド層を形成した状態における半導体装置の断面図であ
る。
おける製造工程中の半導体装置の断面図であってシリサ
イド層を形成した状態における半導体装置の断面図であ
る。
【図６】 本発明の半導体装置の製造方法の他の実施例
における製造工程中の半導体装置の断面図であってコン
タクトホールに高融点金属膜を堆積した状態における半
導体装置の断面図である。
における製造工程中の半導体装置の断面図であってコン
タクトホールに高融点金属膜を堆積した状態における半
導体装置の断面図である。
【図７】 本発明の半導体装置の製造方法の一実施例に
おける製造工程中の半導体装置の断面図であってシリサ
イド層を形成した状態における半導体装置の断面図であ
る。
おける製造工程中の半導体装置の断面図であってシリサ
イド層を形成した状態における半導体装置の断面図であ
る。
【図８】 従来の半導体装置の製造方法における製造工
程中の半導体装置の断面図であってゲート電極を形成し
た状態における半導体装置の断面図である。
程中の半導体装置の断面図であってゲート電極を形成し
た状態における半導体装置の断面図である。
【図９】 従来の半導体装置の製造方法における製造工
程中の半導体装置の断面図であってソース、ドレイン領
域を形成した状態における半導体装置の断面図である。
程中の半導体装置の断面図であってソース、ドレイン領
域を形成した状態における半導体装置の断面図である。
【図１０】 従来の半導体装置の製造方法における製造
工程中の半導体装置の断面図であってシリサイド層を形
成した状態における半導体装置の断面図である。
工程中の半導体装置の断面図であってシリサイド層を形
成した状態における半導体装置の断面図である。
２０１…半導体基板、２０４…ゲート電極、２１２…ソ
ース領域、２１３…ドレイン領域、２１９…コンタクト
ホール、２１４…高融点金属膜、２１５…シリサイド
層、３２０…高融点金属膜、３２１…シリサイド層。
ース領域、２１３…ドレイン領域、２１９…コンタクト
ホール、２１４…高融点金属膜、２１５…シリサイド
層、３２０…高融点金属膜、３２１…シリサイド層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 (72)発明者 進藤 泰之 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (4)
- 【請求項１】 第１導電型の半導体基板の表面に酸化膜
を形成し該酸化膜上に不純物が導入された多結晶シリコ
ン膜を形成し該多結晶シリコン膜と上記酸化膜とを選択
的に除去してゲート電極構造を形成するゲート電極形成
工程と、上記ゲート電極形成工程の後、上記ゲート電極
を挟み上記半導体基板の表面に第２導電型の高濃度の不
純物を拡散させたソース領域及びドレイン領域を形成す
るソースドレイン領域形成工程と、上記ソース、ドレイ
ン領域形成工程の後、上記半導体基板上に絶縁膜を堆積
した後上記ソース領域及びドレイン領域に達するコンタ
クトホールを上記絶縁膜に開孔するコンタクトホール開
孔工程とを備えた半導体基板の製造方法であって、 上記コンタクトホール開孔工程の後、上記半導体基板上
に高融点金属膜を形成する高融点金属膜形成工程と、 上記高融点金属膜形成工程の後、上記高融点金属膜にシ
リコンイオンを注入するシリコンイオン注入工程と、 上記シリコンイオン注入工程の後、熱処理を施し上記コ
ンタクトホールにおける上記ゲート領域及びドレイン領
域とのコンタクト面に高融点シリサイド層を形成する高
融点シリサイド層形成工程と、を備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 上記高融点金属膜形成工程において上記
高融点金属膜は、開孔された上記コンタクトホールにお
ける上記ソース領域及びドレイン領域の半導体基板表面
に選択的に形成され、上記選択的に形成された高融点金
属膜は上記シリコンイオン注入工程にてシリコンイオン
が注入される、請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記シリコンイオン注入工程における上
記高融点金属膜へのシリコンイオン注入は、５０Ｋｅ
ｖ、１×１０14ｃｍ-2の条件で行い、上記高融点シリサ
イド層形成工程にて形成されるシリサイド層におけるシ
リコン濃度は、高融点金属：シリコンの比が１：２．０
〜３．０の範囲である、請求項１又は２記載の半導体装
置の製造方法。 - 【請求項４】 第１導電型の半導体基板の表面にチャネ
ル領域を挟んで形成された第２導電型のソース領域及び
ドレイン領域と、上記チャネル領域上に酸化膜を介して
形成されたゲート電極とを有し上記ソース領域、ドレイ
ン領域及び上記ゲート電極を絶縁膜にて覆った半導体装
置であって、 上記ソース領域及びドレイン領域上の上記絶縁膜に開孔
されたコンタクトホールにおける上記ゲート領域及びド
レイン領域とのコンタクト面に、シリコンイオンが注入
された高融点金属膜を熱処理することで形成される高融
点金属シリサイド層を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243695A JPH08204009A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置及び該半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243695A JPH08204009A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置及び該半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204009A true JPH08204009A (ja) | 1996-08-09 |
Family
ID=11805253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243695A Pending JPH08204009A (ja) | 1995-01-30 | 1995-01-30 | 半導体装置及び該半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179737B2 (en) | 2003-09-11 | 2007-02-20 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| CN100405610C (zh) * | 2002-03-05 | 2008-07-23 | 三洋电机株式会社 | 在接触孔中形成的配线分层结构，配线分层结构的制作方法，以及具有该配线分层结构的显示装置 |
-
1995
- 1995-01-30 JP JP1243695A patent/JPH08204009A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405610C (zh) * | 2002-03-05 | 2008-07-23 | 三洋电机株式会社 | 在接触孔中形成的配线分层结构，配线分层结构的制作方法，以及具有该配线分层结构的显示装置 |
| US7179737B2 (en) | 2003-09-11 | 2007-02-20 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
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