JPH0338859A - 大規模集積回路における配線要素のレイアウト - Google Patents
大規模集積回路における配線要素のレイアウトInfo
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- JPH0338859A JPH0338859A JP1172865A JP17286589A JPH0338859A JP H0338859 A JPH0338859 A JP H0338859A JP 1172865 A JP1172865 A JP 1172865A JP 17286589 A JP17286589 A JP 17286589A JP H0338859 A JPH0338859 A JP H0338859A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的］
（産業上の利用分野）
この発明は大規模集積回路（以下ｒＬｓＩＪと略す）に
Ｊ−ｊける配線要素のレイアウトに関し、更に詳述すれ
ばＬＳＩの回路素子間あるいは回路素子を二個以」１用
いて論理機能を有するように構成したセル間の接続配線
、つまり配線要素間に信号の干渉を及ぼし合わないよう
に配線するＬＳＩのレイアウトに関する。
Ｊ−ｊける配線要素のレイアウトに関し、更に詳述すれ
ばＬＳＩの回路素子間あるいは回路素子を二個以」１用
いて論理機能を有するように構成したセル間の接続配線
、つまり配線要素間に信号の干渉を及ぼし合わないよう
に配線するＬＳＩのレイアウトに関する。
（従来の技術）
ＬＳＩは、数ミリ角の半導体製あるいは絶縁性材料から
なるチップに、トランジスタ、コンデンす、抵抗等の回
路素子を配置し、さらに回路素子間を例えばアルミ配線
などで接続した電子回路を数千ないし数十方何配置した
構造になっている。
なるチップに、トランジスタ、コンデンす、抵抗等の回
路素子を配置し、さらに回路素子間を例えばアルミ配線
などで接続した電子回路を数千ないし数十方何配置した
構造になっている。
このようにＬＳＩは、−個のチップに多種多様の１法、
形状及び機能をもつ回路素子あるいはセルを配置し、回
路素子量子あるいはセル量子を配線要素で接続したちの
であるから、同時に多数の１− Ｓ Ｉを製造できる。
形状及び機能をもつ回路素子あるいはセルを配置し、回
路素子量子あるいはセル量子を配線要素で接続したちの
であるから、同時に多数の１− Ｓ Ｉを製造できる。
したがつて、＋−ｓ ｒ ｉ個当たりの単価、ひいでは
１機能当たりの価格が著るしく低減できる。このため、
あらゆる集積回路【よ大規模集積化する方向へ進んでい
る。このように、ＬＳＩは小面ｆＬＩｊのデツプ上に多
数の回路素子を配置し、回路素子間を接続する配線が入
り組んで配置されるから、配線相手が干渉を及ぼし合う
という問題が生じる。
１機能当たりの価格が著るしく低減できる。このため、
あらゆる集積回路【よ大規模集積化する方向へ進んでい
る。このように、ＬＳＩは小面ｆＬＩｊのデツプ上に多
数の回路素子を配置し、回路素子間を接続する配線が入
り組んで配置されるから、配線相手が干渉を及ぼし合う
という問題が生じる。
このようなＩＳＩにおりる配線要素間におきる干渉をな
くするため、例えばグー１〜アレイやポリセルのレイア
ウトにおいては、配線路をアブログ配線用とディジタル
記線用に別々に割りあて、同じ配線路内に干渉し合う配
線を同居さ１！ない構造にしていた。この配線分ｍ構造
は、ゲートアレイのように規則的に並べられた重水セル
１：にマクロセルパターンを割り付【プた構造のものや
ポリヒルに対して右動であり、また、規則的に並べられ
た重水ヒルの各パターンの相ヌ・］イ☆ｔＦｆ ｉ’接
続関係をＬｉ３ えるだけで設計できるから自動設計も可能である。
くするため、例えばグー１〜アレイやポリセルのレイア
ウトにおいては、配線路をアブログ配線用とディジタル
記線用に別々に割りあて、同じ配線路内に干渉し合う配
線を同居さ１！ない構造にしていた。この配線分ｍ構造
は、ゲートアレイのように規則的に並べられた重水セル
１：にマクロセルパターンを割り付【プた構造のものや
ポリヒルに対して右動であり、また、規則的に並べられ
た重水ヒルの各パターンの相ヌ・］イ☆ｔＦｆ ｉ’接
続関係をＬｉ３ えるだけで設計できるから自動設計も可能である。
また、フロアプラン・グラフを用いてＬＰ線要素の配線
経路決定を行うことしできる。このフ［］ノノプラン・
グラフは、例えばチップ主に配置されたアノ゛ログセル
ＡＩ、Ａ２．Ａ３：ディジタルセル［）１．Ｄ２．１）
３間をそれぞれ、第８図に示づごとく水平方向および乗
置方向に枝と呼ぶ線を延ばし、それらの交点をたどるこ
とによって経路を決めるものである。
経路決定を行うことしできる。このフ［］ノノプラン・
グラフは、例えばチップ主に配置されたアノ゛ログセル
ＡＩ、Ａ２．Ａ３：ディジタルセル［）１．Ｄ２．１）
３間をそれぞれ、第８図に示づごとく水平方向および乗
置方向に枝と呼ぶ線を延ばし、それらの交点をたどるこ
とによって経路を決めるものである。
配線はどの枝を通るかににす、配線長が異なるが、その
総和が最小となる経路Ｓを用いている。
総和が最小となる経路Ｓを用いている。
（発明が解決しようとする課題）
ところが、」二連したフ１」ノ′ブラン・グラフによる
配線要素の配線経路決定によるど、例えばアナログ配線
とディジタル配線が交差したり、近接し平行に配線され
るとアナログＦｉｉ！線のノイス゛がのり、くの結果、
不都合な問題が少じる。
配線要素の配線経路決定によるど、例えばアナログ配線
とディジタル配線が交差したり、近接し平行に配線され
るとアナログＦｉｉ！線のノイス゛がのり、くの結果、
不都合な問題が少じる。
また、例えばマイクロセルの場合は、グー１〜アレイで
用いる塁本セルは、配線要素により複数個接続するとＪ
Ｌに、例えば３人力Ｎ Ａ Ｎ Ｄ、マスクスレーズフ
リップフロツブ等の論理機能を構成せしめるから、配線
ヂャネルは複雑になり、アラログへＣ線、ディジタル配
線の分離１は卸かしく、レイアウトの自動化は困難なた
め人手で行わな１プればならなかった。よた、フルカス
タムの配線要素のレイアウトもアナログ配線とディジタ
ル配線の分離は人手で行わなければならない不都合があ
った。
用いる塁本セルは、配線要素により複数個接続するとＪ
Ｌに、例えば３人力Ｎ Ａ Ｎ Ｄ、マスクスレーズフ
リップフロツブ等の論理機能を構成せしめるから、配線
ヂャネルは複雑になり、アラログへＣ線、ディジタル配
線の分離１は卸かしく、レイアウトの自動化は困難なた
め人手で行わな１プればならなかった。よた、フルカス
タムの配線要素のレイアウトもアナログ配線とディジタ
ル配線の分離は人手で行わなければならない不都合があ
った。
この発明は従来の１８１にお（ｊる配線要素のレイアウ
トにおける上述した不具合な点を除去づるためになされ
たものであって、トＳｒにお（Ｊる配線要素のレイアウ
トに関し、従来は非常に限られた分舒でしか自動化でき
なかった干渉のある配線の分離を、配置される回路素子
やセルの形状に関係なく、容易に分離できるｌ−Ｓ Ｉ
における配線要素のレイアラ［−を提供しようとするも
のである。
トにおける上述した不具合な点を除去づるためになされ
たものであって、トＳｒにお（Ｊる配線要素のレイアウ
トに関し、従来は非常に限られた分舒でしか自動化でき
なかった干渉のある配線の分離を、配置される回路素子
やセルの形状に関係なく、容易に分離できるｌ−Ｓ Ｉ
における配線要素のレイアラ［−を提供しようとするも
のである。
また、この発明（よ、これまで人手に頼っていた１−３
ｌの配線要素の分離を、容易に自動化でき、人手に頼っ
ていたことによる誤りの混入や設訓期間の長期化という
不具合を除去したＬ Ｓ Ｉにおける配置要素のレイア
ウトを提供しようとするものである。
ｌの配線要素の分離を、容易に自動化でき、人手に頼っ
ていたことによる誤りの混入や設訓期間の長期化という
不具合を除去したＬ Ｓ Ｉにおける配置要素のレイア
ウトを提供しようとするものである。
［発明の構成］
（課題を解決するだめの手段）
以上の口約を達成するため、この発明の第１〈請求項（
＋） ）Ｌ−Ｓ Ｉにおける配線要素のレイアウトは、
原ｌｐ的に第１図に示づプロセスに従って行われる。す
なわち、回路図に配置された配置要素を読み取るステッ
プ１と、読み取った配置要素の配置結果からフロアプラ
ン・グラフを作成するステップ２と、作成されたフロア
プラン・グラフの枝を取り出づステップ３と、取り出し
た枝が水平桟であれば枝の上下方向の配置要素の種類を
調べ、干渉を起こすものであれば枝とその両端点を分割
し、垂直枝であれば枝の両側方向の配置要素の種類を調
べ、干渉を起こすものであれば、枝とその両端点を分割
するステップ４とから戒っている。
＋） ）Ｌ−Ｓ Ｉにおける配線要素のレイアウトは、
原ｌｐ的に第１図に示づプロセスに従って行われる。す
なわち、回路図に配置された配置要素を読み取るステッ
プ１と、読み取った配置要素の配置結果からフロアプラ
ン・グラフを作成するステップ２と、作成されたフロア
プラン・グラフの枝を取り出づステップ３と、取り出し
た枝が水平桟であれば枝の上下方向の配置要素の種類を
調べ、干渉を起こすものであれば枝とその両端点を分割
し、垂直枝であれば枝の両側方向の配置要素の種類を調
べ、干渉を起こすものであれば、枝とその両端点を分割
するステップ４とから戒っている。
また、この発明の第２（請求項（２））のＬ Ｓ Ｉに
おける配線要素のレイアウトは、フロアプラン・グラフ
の枝及び／又は端点に重みを与えて干渉を制御するもの
である。
おける配線要素のレイアウトは、フロアプラン・グラフ
の枝及び／又は端点に重みを与えて干渉を制御するもの
である。
（作用）
以上のように、この発明のＬＳＩにおｔブる配線要素の
レイアウトは、回路図に配置された配置要素を読み取っ
てから、フロアプラン・グラフを作成し、作成されたフ
ロアプラン・グラフの枝を取り出し、取り出した枝が水
平技であれば枝の−１−下方向の配置要素の種類を、垂
直枝であれば枝の両側方向の配置要素の種類を調べ、干
渉を起づ−ものであるかどうかを検出し、それぞれ水平
枝とその両端点あるいは垂直枝とその両端点を分割する
から配線要素は分離されるから、干渉が問題となる配線
要素の干渉が制御できる。
レイアウトは、回路図に配置された配置要素を読み取っ
てから、フロアプラン・グラフを作成し、作成されたフ
ロアプラン・グラフの枝を取り出し、取り出した枝が水
平技であれば枝の−１−下方向の配置要素の種類を、垂
直枝であれば枝の両側方向の配置要素の種類を調べ、干
渉を起づ−ものであるかどうかを検出し、それぞれ水平
枝とその両端点あるいは垂直枝とその両端点を分割する
から配線要素は分離されるから、干渉が問題となる配線
要素の干渉が制御できる。
また、請求項（２）の１−８Ｉの配線要素のレイアラ１
〜は、請求項（１）における水平枝又は乗直枝とその両
端点の分割積及び／又はその両端点にそれぞれ適当な重
みを与えるから、干渉が問題となる配線要素相Ｈの干渉
制御が容易に行うことができる。
〜は、請求項（１）における水平枝又は乗直枝とその両
端点の分割積及び／又はその両端点にそれぞれ適当な重
みを与えるから、干渉が問題となる配線要素相Ｈの干渉
制御が容易に行うことができる。
（実施例）
次に、図面を用いて、この発明のＩｓＩにおける配線要
素レイアウトめ一実施例について説明７ する。
素レイアウトめ一実施例について説明７ する。
第２図は、実施例にかかるＩｓＴの配線要素のレイアウ
トの手順を示すフローチャートである。
トの手順を示すフローチャートである。
先ず、初めに人手又は配置ブロクラムにより作られた配
置結果データを読み取り（ステップ１）、この配防デー
クからフロアプラン・グラフを作成する（ステップ２）
。
置結果データを読み取り（ステップ１）、この配防デー
クからフロアプラン・グラフを作成する（ステップ２）
。
フロアプラン・グラフは例えば第３図に示すようにチッ
プ上に配置されたアナログセルＡ１．Ａ２、Ａ３及びデ
ィジタルセルＤＩ、Ｄ２．Ｄ３間にそれぞれ、水平方向
及び垂直方向に延ばした枝同士の交点をたどることによ
って配線経路を決め、総配線長の最小となる経路を配線
経路に定める。
プ上に配置されたアナログセルＡ１．Ａ２、Ａ３及びデ
ィジタルセルＤＩ、Ｄ２．Ｄ３間にそれぞれ、水平方向
及び垂直方向に延ばした枝同士の交点をたどることによ
って配線経路を決め、総配線長の最小となる経路を配線
経路に定める。
次いで、以上のようにして作成したフロアプラン・グラ
フ６からグラフの水平枝ｖ４−ＶＱを取り出し、枝Ｖ、
Ｉ−ｖ６の垂直方向（１方向〉に存在するアナログセル
Ａ１、ディジタルセルＤ１を抽出し、干渉を起す信号を
扱うセル同士であれば、枝Ｖ４−ｖ６及び両端点ｖ４
、ｖ５をそれぞれ、第４図に示づごとく分ハ１して並行
枝Ｖ４ −ｖ６− ■３−ｖ５ ；端点ｖ４＋”４ 及びＶ５．Ｖ５
に分割する。
フ６からグラフの水平枝ｖ４−ＶＱを取り出し、枝Ｖ、
Ｉ−ｖ６の垂直方向（１方向〉に存在するアナログセル
Ａ１、ディジタルセルＤ１を抽出し、干渉を起す信号を
扱うセル同士であれば、枝Ｖ４−ｖ６及び両端点ｖ４
、ｖ５をそれぞれ、第４図に示づごとく分ハ１して並行
枝Ｖ４ −ｖ６− ■３−ｖ５ ；端点ｖ４＋”４ 及びＶ５．Ｖ５
に分割する。
また、垂直枝ｖ５−Ｖｇを取り出し、枝■５ｖ９の左右
方向（横方向）に存在するアナログセルＡ２、ディジタ
ルヒルＤ２が干渉を起す゛信号を扱う種類のものである
ときは、Ｖ５−Ｖ９及び端点Ｖ５ 、Ｖ９をそれぞれ分
ハ１して、第４図に示すごとく並行枝ｖ５ −Ｖ５ −
ｖｇ ｖ５Ｖ５ −ｖｇ 及び端点Ｖ５ 、ｖ
５ 、Ｖ９Ｖ５ 、ｖ５ 、ｖｇ にする。
方向（横方向）に存在するアナログセルＡ２、ディジタ
ルヒルＤ２が干渉を起す゛信号を扱う種類のものである
ときは、Ｖ５−Ｖ９及び端点Ｖ５ 、Ｖ９をそれぞれ分
ハ１して、第４図に示すごとく並行枝ｖ５ −Ｖ５ −
ｖｇ ｖ５Ｖ５ −ｖｇ 及び端点Ｖ５ 、ｖ
５ 、Ｖ９Ｖ５ 、ｖ５ 、ｖｇ にする。
さらに、水平枝Ｖ８−ｖ１ｏ及び垂直枝ｖＢ −ｖ１２
にヌ・１しても、上述と同様の処理を施して並行枝Ｖ７
− Ｖｇ 、ＶＢ −−ＶＩＯ及びｖＢ −ＶＱ
ＶＩ２ ：Ｖａ −Ｖｓ Ｖ＋２ に分割し
；端点Ｖ８．Ｖ＋２をそれぞれｖＢ、ｖＢ ＋ＶＢＶ
Ｂ 、 Ｖ１２ 、 Ｖ＋２ にｖｇを、 ｖ９
９ 、Ｖ９ ：Ｖ９ に分割する。以上の処理
を今でのフロアプラン・グラスの枝について行う。
にヌ・１しても、上述と同様の処理を施して並行枝Ｖ７
− Ｖｇ 、ＶＢ −−ＶＩＯ及びｖＢ −ＶＱ
ＶＩ２ ：Ｖａ −Ｖｓ Ｖ＋２ に分割し
；端点Ｖ８．Ｖ＋２をそれぞれｖＢ、ｖＢ ＋ＶＢＶ
Ｂ 、 Ｖ１２ 、 Ｖ＋２ にｖｇを、 ｖ９
９ 、Ｖ９ ：Ｖ９ に分割する。以上の処理
を今でのフロアプラン・グラスの枝について行う。
以上の処理を行う装置は第５図に示す配線要素のレイア
ウト装置７により行うことができる。
ウト装置７により行うことができる。
第５図の配線要素のレイアウト装置７は、配置データか
らセルの配置（ｒｌＭ、同転・反転に関する情報、セル
の形状、セルの種別を読み込み手段７１により取り出し
、取り出されたデータを基にフロアプラン・グラフ作成
手１７−２によりフロアプラン・グラノロを作成する。
らセルの配置（ｒｌＭ、同転・反転に関する情報、セル
の形状、セルの種別を読み込み手段７１により取り出し
、取り出されたデータを基にフロアプラン・グラフ作成
手１７−２によりフロアプラン・グラノロを作成する。
ついで、作成されたフロアプラン・グラノロよりのフロ
アプラン・グラフ枝情報抽出手段７−１３により第７図
（ａ）に示すようにフロアプラン・グラフの枝の垂直方
向のセルＡＩ（又はｆ）１）の種別をとりだす。取り出
したフロアプラン・グラフの枝ｖｉ−ｖｊが干渉が問題
となる種別のヒルの間にあれば、第７図（ｂ）に示すよ
うにグラフの分割手段７−４によりこの枝とその両端の
節点を分割する（Ｖ■ｊ′及びｉ Ｖ Ｊ ＃ ）
。この様に編集されたフ「コアプラン・グラフを１き出
し手段７−５により出力づる。以上の方法で作られるフ
ロアプラン・グラフの一例は第４図に示した配線経路で
ある。また、グラフの分割方法を変えることで第６図に
示寸ようなグラフ６ａを出力することも可 ０ 能である。
アプラン・グラフ枝情報抽出手段７−１３により第７図
（ａ）に示すようにフロアプラン・グラフの枝の垂直方
向のセルＡＩ（又はｆ）１）の種別をとりだす。取り出
したフロアプラン・グラフの枝ｖｉ−ｖｊが干渉が問題
となる種別のヒルの間にあれば、第７図（ｂ）に示すよ
うにグラフの分割手段７−４によりこの枝とその両端の
節点を分割する（Ｖ■ｊ′及びｉ Ｖ Ｊ ＃ ）
。この様に編集されたフ「コアプラン・グラフを１き出
し手段７−５により出力づる。以上の方法で作られるフ
ロアプラン・グラフの一例は第４図に示した配線経路で
ある。また、グラフの分割方法を変えることで第６図に
示寸ようなグラフ６ａを出力することも可 ０ 能である。
概略配線手段では７１３力されたフ「ｊアブラン・グラ
フの枝や節点に適当な重みを与え配線経路決定を行う。
フの枝や節点に適当な重みを与え配線経路決定を行う。
例えば第６図のＶｌ とｖｌ を結ぶ枝、ｖ４ どｖ４
を結ぶ枝、ｖ５ どｖ５ を結ぶ枝、■８ とｖ８
を結ぶ枝、ｖ９とｖ９ を結ぶ枝、Ｖｌ２ とＶｌ２
を結ぶ枝に大ぎな重みを与え、ざらにｖｌ と■４
を結ぶ枝、■４ どＶ５ を結ぶ枝、■５ と９ を
結ぶ枝、８と■９ を結ぶ枝、■８ とＶｌ２ を結
ぶ枝、そしてｖｌ と■４ を結ぶ枝、■４ とｖ５
を結ぶ枝、ｖ５ とｖ９ を結ぶ枝、ｖ８ と■９を結
ぶ枝、Ｖ８ と１２ を結ぶ枝の配線容量を小さくす
ることで干渉が問題となる配線を制御づることかできる
。
を結ぶ枝、ｖ５ どｖ５ を結ぶ枝、■８ とｖ８
を結ぶ枝、ｖ９とｖ９ を結ぶ枝、Ｖｌ２ とＶｌ２
を結ぶ枝に大ぎな重みを与え、ざらにｖｌ と■４
を結ぶ枝、■４ どＶ５ を結ぶ枝、■５ と９ を
結ぶ枝、８と■９ を結ぶ枝、■８ とＶｌ２ を結
ぶ枝、そしてｖｌ と■４ を結ぶ枝、■４ とｖ５
を結ぶ枝、ｖ５ とｖ９ を結ぶ枝、ｖ８ と■９を結
ぶ枝、Ｖ８ と１２ を結ぶ枝の配線容量を小さくす
ることで干渉が問題となる配線を制御づることかできる
。
本実施例ではアナログ配線とディジタル配線を分離する
場合を一例として説明してぎたが、このような場合に限
らずアナ「１グ配線同志で干渉が問題となる配線要Ｍ間
にヌリしても応用づ−ることち可能である。
場合を一例として説明してぎたが、このような場合に限
らずアナ「１グ配線同志で干渉が問題となる配線要Ｍ間
にヌリしても応用づ−ることち可能である。
さらに、本実施例の説明では、フ「」ノツプラン・グラ
フの枝に加える重みとして配線容量を小さくする例につ
いてのみ説明したが、これに限らず、例えば分前領域を
横切るフロアプラン・グラフの枝に、例えばＬＳＩチッ
プの長辺の長さにあたるＪ：うな＝１ス１〜を与え、さ
らに分離領域の境界に接する枝のコストを大さくし、配
線容量値を少なくしておくことで概略配線経路を決めて
もよい。そしてこのような経路を極力少なくしたい場合
には、あらかじめ分前領域の境界に接づる枝のざらに」
ストを大ぎくしたり、配線容量値をざらに少なく設定す
ることにＪ：り調整できる。
フの枝に加える重みとして配線容量を小さくする例につ
いてのみ説明したが、これに限らず、例えば分前領域を
横切るフロアプラン・グラフの枝に、例えばＬＳＩチッ
プの長辺の長さにあたるＪ：うな＝１ス１〜を与え、さ
らに分離領域の境界に接する枝のコストを大さくし、配
線容量値を少なくしておくことで概略配線経路を決めて
もよい。そしてこのような経路を極力少なくしたい場合
には、あらかじめ分前領域の境界に接づる枝のざらに」
ストを大ぎくしたり、配線容量値をざらに少なく設定す
ることにＪ：り調整できる。
以上はアナ１コグ線とディジタル線を極力交差ざｔ！Ｏ
いことや同じ配線領域を使用させないためのコスト（＝
ｔ ＋′Ｊについて説明したが、分離領域を横切る枝に
シールド・パターンを生成するのに必要４Ｔ幅を与え、
その値に応じ配置を修正し、シールド・パターンをど１
−威したのち双子）ボベた概略経路割り当てを行うよう
な応用も行える。
いことや同じ配線領域を使用させないためのコスト（＝
ｔ ＋′Ｊについて説明したが、分離領域を横切る枝に
シールド・パターンを生成するのに必要４Ｔ幅を与え、
その値に応じ配置を修正し、シールド・パターンをど１
−威したのち双子）ボベた概略経路割り当てを行うよう
な応用も行える。
［発明の効果１
以上の３２明から明らかなごとく、この発明による１、
ｓＩにお（〕る配線要素のレイアウトは、配置要素の配
線結果からフ１］ノノプラン・グラフを作成した後、そ
のノロノノプラン・グラフの枝を取り出して、水平枝に
ついてはぞのに下方向の配置要素の枠類を、また垂直技
であればその両側方ｆ＋ｌの配置要素の種類を調べ、干
渉を起す信号を扱う種類のものについては、その枝と両
端点をそれぞれ分ハ１して並行技にし、適当な重みを与
えるから干渉の制御が簡単にできる。
ｓＩにお（〕る配線要素のレイアウトは、配置要素の配
線結果からフ１］ノノプラン・グラフを作成した後、そ
のノロノノプラン・グラフの枝を取り出して、水平枝に
ついてはぞのに下方向の配置要素の枠類を、また垂直技
であればその両側方ｆ＋ｌの配置要素の種類を調べ、干
渉を起す信号を扱う種類のものについては、その枝と両
端点をそれぞれ分ハ１して並行技にし、適当な重みを与
えるから干渉の制御が簡単にできる。
さらに、前記分割も極めて単純な操作であり自動化が可
能である。したがって、従来、非常に限られた分野でし
か自動化が行えなかった干渉がある配線の分離を、配置
されるセルの形状に関係なく取り扱える技術を提供する
ことで、これまで入手に頼っていたために生じていた誤
りの混入や誤りの修正作業などによる設引期間の長期化
という不具合な点を解消し、製品の早期実現化と共に、
設計者に与える作業負荷の軽減が行える。
能である。したがって、従来、非常に限られた分野でし
か自動化が行えなかった干渉がある配線の分離を、配置
されるセルの形状に関係なく取り扱える技術を提供する
ことで、これまで入手に頼っていたために生じていた誤
りの混入や誤りの修正作業などによる設引期間の長期化
という不具合な点を解消し、製品の早期実現化と共に、
設計者に与える作業負荷の軽減が行える。
第１図はこの発明にかかるＬＳＩにおける配線要素のレ
イノノウトの原理的な処理手順を示す工程図、第２図は
一実施例にかかるＬ Ｓ Ｉにお（プる配線要素のレイ
アウトの処理手順を示ずノロ−チャ１へ、第３図はＬ
Ｓ Ｉチップ」−に配置したノノナ［１グセル及びティ
ジタルセルに基づいて作成したフロアプラン・グラフ、
第４図は実施例にかかるｌＳｌにおける配線要素の概略
配線経路決定法を示す説明図、第５図は実施例にかかる
ＬＳＩにおける配線要素の概略配線経路決定に使用する
装置の概略構成図、第６図はこの発明の１３１における
配線要素の概略配線経路決定法の他の実施例の説明図、
第７図（ａ）（ｂ）及び（Ｃ）（ｄ）はそれぞれフロア
フラン・グラフの垂直枝及び水平技を取り出し、並行枝
及び二端点に分離′りるとぎの分ｙＪ１態様を示ず説明
図、第８図は従来のＬＳＩにおけるフ［１アブラン・グ
ラフによる概略配線経路決定方法を示す説明図である。 ６．６ａ・・・フロアプラン・グラフ ７・・・配線要素のレイアウト装置 １・・・ヒルの配置位首、回転・反転に関りる情報、セ
ルの形状、ヒルの秤類の読み 込み手段 ２・・・フロ１ノノプラン・グラフ作成手段３・・・ノ
１］アブラン・グラフ枝抽出手段４・・・グラフの分割
手段
イノノウトの原理的な処理手順を示す工程図、第２図は
一実施例にかかるＬ Ｓ Ｉにお（プる配線要素のレイ
アウトの処理手順を示ずノロ−チャ１へ、第３図はＬ
Ｓ Ｉチップ」−に配置したノノナ［１グセル及びティ
ジタルセルに基づいて作成したフロアプラン・グラフ、
第４図は実施例にかかるｌＳｌにおける配線要素の概略
配線経路決定法を示す説明図、第５図は実施例にかかる
ＬＳＩにおける配線要素の概略配線経路決定に使用する
装置の概略構成図、第６図はこの発明の１３１における
配線要素の概略配線経路決定法の他の実施例の説明図、
第７図（ａ）（ｂ）及び（Ｃ）（ｄ）はそれぞれフロア
フラン・グラフの垂直枝及び水平技を取り出し、並行枝
及び二端点に分離′りるとぎの分ｙＪ１態様を示ず説明
図、第８図は従来のＬＳＩにおけるフ［１アブラン・グ
ラフによる概略配線経路決定方法を示す説明図である。 ６．６ａ・・・フロアプラン・グラフ ７・・・配線要素のレイアウト装置 １・・・ヒルの配置位首、回転・反転に関りる情報、セ
ルの形状、ヒルの秤類の読み 込み手段 ２・・・フロ１ノノプラン・グラフ作成手段３・・・ノ
１］アブラン・グラフ枝抽出手段４・・・グラフの分割
手段
Claims (2)
- （１）配置された配置要素を読み取るステップと、読み
取った配置要素の配置結果からフロアプラン・グラフを
作成するステップと、 作成したフロアプラン・グラフについて配置要素間の枝
を取り出すステップと、 取り出した枝が水平枝であれば枝の縦方向の配置要素の
種類を調べ、干渉を起す信号を扱う種類のものであれば
枝とその両端点を分割して並列枝とし、垂直枝であれば
枝の両側方向の配置要素の種類を調べ、干渉を起す信号
を扱う種類のものであれば枝とその両端点を分ハ１して
並列枝とするステップから成ることを特徴とする大規模
集積回路における配線要素のレイアウト。 - （２）請求項（１）において、フロアプラン・グラフの
枝及び／又は端点に重みを与えて干渉を制御することを
特徴とする大規模集積回路における配線要素のレイアウ
ト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172865A JPH0338859A (ja) | 1989-07-06 | 1989-07-06 | 大規模集積回路における配線要素のレイアウト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172865A JPH0338859A (ja) | 1989-07-06 | 1989-07-06 | 大規模集積回路における配線要素のレイアウト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338859A true JPH0338859A (ja) | 1991-02-19 |
Family
ID=15949734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172865A Pending JPH0338859A (ja) | 1989-07-06 | 1989-07-06 | 大規模集積回路における配線要素のレイアウト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7679385B2 (en) | 2006-07-10 | 2010-03-16 | Tokyo Electron Limited | Probe card for inspecting electric properties of an object |
-
1989
- 1989-07-06 JP JP1172865A patent/JPH0338859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7679385B2 (en) | 2006-07-10 | 2010-03-16 | Tokyo Electron Limited | Probe card for inspecting electric properties of an object |
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