JPH0339416B2 - - Google Patents
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- JPH0339416B2 JPH0339416B2 JP57123833A JP12383382A JPH0339416B2 JP H0339416 B2 JPH0339416 B2 JP H0339416B2 JP 57123833 A JP57123833 A JP 57123833A JP 12383382 A JP12383382 A JP 12383382A JP H0339416 B2 JPH0339416 B2 JP H0339416B2
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- JP
- Japan
- Prior art keywords
- circuit
- digital signal
- integrating
- group
- time
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は量子化されたデジタル信号をアナログ
信号に変換するＤ−Ａ変換回路及びＤ−Ａ変換方
法に関するものであり、特にデジタル・オーデイ
オ・デイスク（DAD）がデジタル・オーデイ
オ・テープ等の音響機器に使用され、その歪率の
低減と動作の高速化を目的とする。
信号に変換するＤ−Ａ変換回路及びＤ−Ａ変換方
法に関するものであり、特にデジタル・オーデイ
オ・デイスク（DAD）がデジタル・オーデイ
オ・テープ等の音響機器に使用され、その歪率の
低減と動作の高速化を目的とする。
一般に、DADやデジタル・オーデイオ・テー
プには、アナログのオーデイオ信号がサンプリン
グされ、その量子化されたデジタル信号が記録さ
れる。再生には、記録されたデジタル信号を取り
出し、そのデジタル信号をアナログ信号に変換す
る。
プには、アナログのオーデイオ信号がサンプリン
グされ、その量子化されたデジタル信号が記録さ
れる。再生には、記録されたデジタル信号を取り
出し、そのデジタル信号をアナログ信号に変換す
る。
従来、デジタル信号をアナログ信号に変換する
ものに、ラダー型抵抗回路等を用いて、重み付け
した電気量、例えば電流又は電圧等、を合成する
方法がある。この方法を利用するＤ−Ａ変換器で
は、非常に小さなレベルの信号を再生する時に雑
音が発生する。即ち、小さなレベルを再生する場
合、入力されるデジタル信号が“011…111”と
“100…000”との間を絶えず行き来するため、重
み付けされた電気量を発生する抵抗体がそのたび
に切り換わるので、その抵抗体の誤差が雑音とな
つて現われるのである。更に、デジタル信号のビ
ツト数が多くなり、高分解能が要求されるもので
は、ラダー型抵抗回路等の個々の抵抗を精密なト
リミングによつて、正確な値に調整する必要が有
るため、技術的に難しく、高分解能のＤ−Ａ変換
器が高価格となる原因となつていた。
ものに、ラダー型抵抗回路等を用いて、重み付け
した電気量、例えば電流又は電圧等、を合成する
方法がある。この方法を利用するＤ−Ａ変換器で
は、非常に小さなレベルの信号を再生する時に雑
音が発生する。即ち、小さなレベルを再生する場
合、入力されるデジタル信号が“011…111”と
“100…000”との間を絶えず行き来するため、重
み付けされた電気量を発生する抵抗体がそのたび
に切り換わるので、その抵抗体の誤差が雑音とな
つて現われるのである。更に、デジタル信号のビ
ツト数が多くなり、高分解能が要求されるもので
は、ラダー型抵抗回路等の個々の抵抗を精密なト
リミングによつて、正確な値に調整する必要が有
るため、技術的に難しく、高分解能のＤ−Ａ変換
器が高価格となる原因となつていた。
また、従来、積分方式によるＤ−Ａ変換器は第
１図の如く形成されている。第１図に於いて、オ
ペアンプ１とコンデンサ２及び入力抵抗３によつ
て積分器が形成される。入力抵抗３には基準電位
源４がスイツチ手段５を介して接続され、コンデ
ンサ２の両端にもスイツチ手段６が設けられてい
る。スイツチ手段５，６は制御回路７によつてそ
の開閉が制御され、特に、スイツチ手段５の閉成
時間は、デジタル信号が印加された時間発生回路
８によつて、その印加されたデジタル信号の値に
基いて作成される時間で決定される。即ち、先
ず、スイツチ手段６を閉成及び開成することによ
り、コンデンサ２の電荷を放電し、オペアンプ１
の出力電圧を０ボルトにする。そして、スイツチ
手段５を閉成すると同時に時間発生回路８は、外
部から印加されたクロツクパルスCLKを計数し、
その計数内容が印加されたデジタル信号と一致し
たとき、スイツチ手段５が開成される。従つて、
その計数時間中、積分器は基準電位源４の電圧を
積分し、オペアンプ１の出力には、計数時間に比
例した電圧が生じ、Ｄ−Ａ変換が為される。しか
し、この積分方式に於いて、デジタル信号の分解
能がｎビツトの場合、最大22-1個のクロツクパル
スが必要でとなるため、高分解能になると出力を
得るまでの時間が長くなり、動作が低速となる欠
点があつた。
１図の如く形成されている。第１図に於いて、オ
ペアンプ１とコンデンサ２及び入力抵抗３によつ
て積分器が形成される。入力抵抗３には基準電位
源４がスイツチ手段５を介して接続され、コンデ
ンサ２の両端にもスイツチ手段６が設けられてい
る。スイツチ手段５，６は制御回路７によつてそ
の開閉が制御され、特に、スイツチ手段５の閉成
時間は、デジタル信号が印加された時間発生回路
８によつて、その印加されたデジタル信号の値に
基いて作成される時間で決定される。即ち、先
ず、スイツチ手段６を閉成及び開成することによ
り、コンデンサ２の電荷を放電し、オペアンプ１
の出力電圧を０ボルトにする。そして、スイツチ
手段５を閉成すると同時に時間発生回路８は、外
部から印加されたクロツクパルスCLKを計数し、
その計数内容が印加されたデジタル信号と一致し
たとき、スイツチ手段５が開成される。従つて、
その計数時間中、積分器は基準電位源４の電圧を
積分し、オペアンプ１の出力には、計数時間に比
例した電圧が生じ、Ｄ−Ａ変換が為される。しか
し、この積分方式に於いて、デジタル信号の分解
能がｎビツトの場合、最大22-1個のクロツクパル
スが必要でとなるため、高分解能になると出力を
得るまでの時間が長くなり、動作が低速となる欠
点があつた。
本発明は、上述した点に鑑みて為されたもので
あり、複数の継続接続された積分回路を備え、ア
ナログ信号に変換すべきデジタル信号を任意のビ
ツト数から成るＮ個のグループに分割し、各グル
ープ毎に積分回路を用いて変換動作を行い、最終
段の積分回路に各グループの積分結果を蓄積する
ことにより、低歪率で高速動作の可能なＤ−Ａ変
換方法を提供するものである。以下、図面を参照
して本発明の実施例を説明する。
あり、複数の継続接続された積分回路を備え、ア
ナログ信号に変換すべきデジタル信号を任意のビ
ツト数から成るＮ個のグループに分割し、各グル
ープ毎に積分回路を用いて変換動作を行い、最終
段の積分回路に各グループの積分結果を蓄積する
ことにより、低歪率で高速動作の可能なＤ−Ａ変
換方法を提供するものである。以下、図面を参照
して本発明の実施例を説明する。
第２図は本発明の実施例を示すブロツク図であ
り、積分回路1〜Nは、オペアンプ９と、オペ
アンプ９の一入力端子に接続された抵抗１０と、
一入力端子と出力端子との間に接続されたコンデ
ンサ１１とから各々構成される。この積分回路
１〜Nは、スイツチ手段１２を介してＮ個継続接
続され、初段の積分回路1には、スイツチ手段
１２を介して基準電位源１４が接続される。ま
た、各積分回路1〜Nのコンデンサ１１の両端
には、蓄積された電荷を放電するためのスイツチ
手段１３が設けられる。積分回路1〜Nは、入
力側に接続されたスイツチ手段１２が閉成されて
いる時間、基準電位源１４、あるいは、前段の積
分回路の出力電圧を、抵抗１０とコンデンサ１１
とで決められる定数で積分し、スイツチ手段１２
が開成されると、その時の出力電圧を保持する。
り、積分回路1〜Nは、オペアンプ９と、オペ
アンプ９の一入力端子に接続された抵抗１０と、
一入力端子と出力端子との間に接続されたコンデ
ンサ１１とから各々構成される。この積分回路
１〜Nは、スイツチ手段１２を介してＮ個継続接
続され、初段の積分回路1には、スイツチ手段
１２を介して基準電位源１４が接続される。ま
た、各積分回路1〜Nのコンデンサ１１の両端
には、蓄積された電荷を放電するためのスイツチ
手段１３が設けられる。積分回路1〜Nは、入
力側に接続されたスイツチ手段１２が閉成されて
いる時間、基準電位源１４、あるいは、前段の積
分回路の出力電圧を、抵抗１０とコンデンサ１１
とで決められる定数で積分し、スイツチ手段１２
が開成されると、その時の出力電圧を保持する。
スイツチ手段１２，１３の開閉は、制御回路１
５から出力される制御信号a1〜aN及びb1〜bNによ
つて制御され、制御回路１５は時間発生回路１６
及びカウンタ１７の出力に基いて、予め定められ
た手順に従つて、スイツチ手段１２，１３及びラ
ツチ回路１８の制御を行う。ラツチ回路１８は変
換すべきデジタル信号をＮ個のグループに分割し
て、グループ毎にデジタル信号を記憶するもので
あり、Ｎ個設けられる。また、ラツチ回路１８に
記憶されたデジタル信号は、制御回路１５の制御
信号C1〜CNにより、順次、マルチプレクサ１９
を介してカウンタ１７に印加される。カウンタ１
７は印加された基準クロツクパルスCLKを計数
し、各グループのデータ値に対応する時間を作る
ものであり、具体的には、基準クロツクパルス
CLKを各グループのデータ値と等しい数だけ計
数し、その出力を制御回路１５に出力する。時間
発生回路１６は、積分回路1〜Nの必要な個数
を動作させて、各グループの最下位ビツトに相当
する重み付けされた電圧を作る場合、印加された
基準クロツクパルスCLKを計数し、各々の積分
時間を作成するものである。
５から出力される制御信号a1〜aN及びb1〜bNによ
つて制御され、制御回路１５は時間発生回路１６
及びカウンタ１７の出力に基いて、予め定められ
た手順に従つて、スイツチ手段１２，１３及びラ
ツチ回路１８の制御を行う。ラツチ回路１８は変
換すべきデジタル信号をＮ個のグループに分割し
て、グループ毎にデジタル信号を記憶するもので
あり、Ｎ個設けられる。また、ラツチ回路１８に
記憶されたデジタル信号は、制御回路１５の制御
信号C1〜CNにより、順次、マルチプレクサ１９
を介してカウンタ１７に印加される。カウンタ１
７は印加された基準クロツクパルスCLKを計数
し、各グループのデータ値に対応する時間を作る
ものであり、具体的には、基準クロツクパルス
CLKを各グループのデータ値と等しい数だけ計
数し、その出力を制御回路１５に出力する。時間
発生回路１６は、積分回路1〜Nの必要な個数
を動作させて、各グループの最下位ビツトに相当
する重み付けされた電圧を作る場合、印加された
基準クロツクパルスCLKを計数し、各々の積分
時間を作成するものである。
ラツチ回路１８に記憶されるｎビツトのデジタ
ル信号は、第３図に示される如く、最下位ビツト
から順にG1〜GNのＮグループに分割される。本
実施例の場合、継続接続された積分回路の段数と
デジタル信号のグループ数とは等しくなつてい
る。また、各グループは任意ビツトで構成され、
G1がD1ビツト、G2がD2ビツト…GNがDNビツトで
あるとする。この様に分割されたデジタル信号を
変換する手順を第２図及び第４図を参照して説明
する。
ル信号は、第３図に示される如く、最下位ビツト
から順にG1〜GNのＮグループに分割される。本
実施例の場合、継続接続された積分回路の段数と
デジタル信号のグループ数とは等しくなつてい
る。また、各グループは任意ビツトで構成され、
G1がD1ビツト、G2がD2ビツト…GNがDNビツトで
あるとする。この様に分割されたデジタル信号を
変換する手順を第２図及び第４図を参照して説明
する。
第４図は各グループの積分動作に於いて、積分
回路1〜Nの積分時間、即ち、基準クロツクパ
ルスCLKの数を示す図であり、横方向に積分回
路1〜Nが示され、縦方向にグループが示され
ている。基準電位源１４はデジタル信号の最下位
ビツトに相当する基準電位であり、この基準電位
源１４を積分回路1で、グループG1のデータ値
と等い基準クロツクパルス数だけ積分することに
より、グループG1のデータに相当する電気量が
得られる。即ち、制御信号a1により初段のスイツ
チ手段１２を閉成すると同時に、制御信号C1で
グループG1の記憶されたラツチ回路１８からカ
ウンタ１７にデータを送出する。カウンタ１７が
グループG1のデータ値だけ基準クロツクパルス
CLKを計数すると、制御信号a1は初段のスイツ
チ手段１２を開成する。そして、積分回路1の
出力電圧V1は、２段目のスイツチ手段１２が時
間発生回路１６によつて決定する時間、即ち、基
準クロツクパルスCLK1個分、開閉することによ
り、積分回路2で積分される。更に、３段目以
降の積分回路3〜Nが同様に、順次継続して、
基準クロツクパルスCLK1個分の積分を行うこと
により、最終段の積分回路Nに、グループG1の
変換されたアナログ電圧が保持される。
回路1〜Nの積分時間、即ち、基準クロツクパ
ルスCLKの数を示す図であり、横方向に積分回
路1〜Nが示され、縦方向にグループが示され
ている。基準電位源１４はデジタル信号の最下位
ビツトに相当する基準電位であり、この基準電位
源１４を積分回路1で、グループG1のデータ値
と等い基準クロツクパルス数だけ積分することに
より、グループG1のデータに相当する電気量が
得られる。即ち、制御信号a1により初段のスイツ
チ手段１２を閉成すると同時に、制御信号C1で
グループG1の記憶されたラツチ回路１８からカ
ウンタ１７にデータを送出する。カウンタ１７が
グループG1のデータ値だけ基準クロツクパルス
CLKを計数すると、制御信号a1は初段のスイツ
チ手段１２を開成する。そして、積分回路1の
出力電圧V1は、２段目のスイツチ手段１２が時
間発生回路１６によつて決定する時間、即ち、基
準クロツクパルスCLK1個分、開閉することによ
り、積分回路2で積分される。更に、３段目以
降の積分回路3〜Nが同様に、順次継続して、
基準クロツクパルスCLK1個分の積分を行うこと
により、最終段の積分回路Nに、グループG1の
変換されたアナログ電圧が保持される。
次に、グループG2の変換を行う。先ず、初段
のスイツチ手段１２を時間発生回路１６で決定さ
れる時間、閉成し、グループG2の最下位ビツト
に相当する重み付けされた電気量を、積分回路
１の出力に発生させる。即ち、グループG2の最下
位ビツトが現わす数は、2D1であるので、時間発
生回路１６は2D1個の基準クロツクパルスCLKを
計数する時間を作り、積分回路1は2D1個分の積
分により、グループG2の最下位ビツトに相当す
る重み付けされた電気量を出力する。この電気量
は、カウンタ１７がグループG2のデータ値に等
しい数の基準クロツクパルスCLKを計数する期
間、積分回路2で積分され、その結果、出力電
圧V2がグループG2のデータ値に相当する電気量
となる。この電気量は、前述と同様に、３段目以
降の積分回路3〜Nが順次継続して、基準クロ
ツクパルスCLK1個分の積分を行う。このとき、
最終段の積分回路Nには、グループG1の変換さ
れた電気量にグループG2の変換された電気量が
加算された電気量が保持される。
のスイツチ手段１２を時間発生回路１６で決定さ
れる時間、閉成し、グループG2の最下位ビツト
に相当する重み付けされた電気量を、積分回路
１の出力に発生させる。即ち、グループG2の最下
位ビツトが現わす数は、2D1であるので、時間発
生回路１６は2D1個の基準クロツクパルスCLKを
計数する時間を作り、積分回路1は2D1個分の積
分により、グループG2の最下位ビツトに相当す
る重み付けされた電気量を出力する。この電気量
は、カウンタ１７がグループG2のデータ値に等
しい数の基準クロツクパルスCLKを計数する期
間、積分回路2で積分され、その結果、出力電
圧V2がグループG2のデータ値に相当する電気量
となる。この電気量は、前述と同様に、３段目以
降の積分回路3〜Nが順次継続して、基準クロ
ツクパルスCLK1個分の積分を行う。このとき、
最終段の積分回路Nには、グループG1の変換さ
れた電気量にグループG2の変換された電気量が
加算された電気量が保持される。
グループG3の最下位ビツトが現わす数は、
2D1+D2、即ち、2D1・2D2であるので、グループG3
の最下位ビツトに相当する重み付けされた電圧
は、積分回路1が基準クロツクパルスCLK2D1個
分の期間の積分を行い、その結果を更に積分回路
2が基準クロツクパルスCLK2D2個分の期間、積
分を行うことにより、積分回路2の出力電圧V2
に生じる。従つて、グループG3のデータ値に相
当する期間の積分は、積分回路3で行い、前述
と同様に、最終段の積分回路Nに変換された電
気量を加算する。
2D1+D2、即ち、2D1・2D2であるので、グループG3
の最下位ビツトに相当する重み付けされた電圧
は、積分回路1が基準クロツクパルスCLK2D1個
分の期間の積分を行い、その結果を更に積分回路
2が基準クロツクパルスCLK2D2個分の期間、積
分を行うことにより、積分回路2の出力電圧V2
に生じる。従つて、グループG3のデータ値に相
当する期間の積分は、積分回路3で行い、前述
と同様に、最終段の積分回路Nに変換された電
気量を加算する。
以下、同様の動作をグループGNまで行うこと
により、積分回路Nの出力電圧VNが、ｎビツト
のデジタル信号の変換されたアナログ信号とな
る。上述の動作に於いて、最終段を除いた各積分
回路1〜N-1が、積分動作を行う前には、必ず
スイツチ手段１３の開閉を行い、コンデンサ１１
の電荷を放電し、初期化しておく。
により、積分回路Nの出力電圧VNが、ｎビツト
のデジタル信号の変換されたアナログ信号とな
る。上述の動作に於いて、最終段を除いた各積分
回路1〜N-1が、積分動作を行う前には、必ず
スイツチ手段１３の開閉を行い、コンデンサ１１
の電荷を放電し、初期化しておく。
また、第２図に於いて、オペアンプ９の入力に
は、オフセツト電圧があり、積分回路1〜Nの
如く多段接続された場合、このオフセツト電圧が
誤差として生じる。今、抵抗１０とコンデンサ１
１の値をＲ及びＣとし、各積分回路1〜Nのオ
フセツト電圧をVεとした場合に於いて、１個の
グループを変換するとき、各積分回路1〜Nの
積分時間をT1，T2…TNとすると、出力電圧V1
は、 V1＝T1／CR（V0＋Vε） となり、これは、初段のスイツチ手段１２を介し
てV0＋Vεが積分回路1に印加されるのと等価で
あるので、V0＋Vε＝V′0とすると、 V1＝T1／CRV′0 V2＝T2／CR（V1＋Vε）＝T1・T2／（CR）2V′0＋T2／
CRVε V3＝T3／CR（V2＋Vε）＝T1・T2・T3／（CR）3V′0＋
（T2・T3／（CR）2＋T3／CR）Vε 〓 VN＝TN／CR（VN-1＋Vε）＝T1・T2・…TN／（CR）ＮV
′0＋（T2・T3…TN／（CR）N-1＋T3・T4…TN／（CR）N-
2＋…＋TN／CR）Vε となる。従つて、Vεの項が誤差項となるので、
この誤差を最小とするためには、積分時間TNを
最も短くし、次いでTN-1、TN-2…の順に短くす
る必要がある。即ち、第４図に示す如く、前段で
長い時間の積分を行う必要がある。また、誤差を
少なくするには、オペアンプ９自身のオフセツト
電圧Vεをできるだけ減少する必要もある。
は、オフセツト電圧があり、積分回路1〜Nの
如く多段接続された場合、このオフセツト電圧が
誤差として生じる。今、抵抗１０とコンデンサ１
１の値をＲ及びＣとし、各積分回路1〜Nのオ
フセツト電圧をVεとした場合に於いて、１個の
グループを変換するとき、各積分回路1〜Nの
積分時間をT1，T2…TNとすると、出力電圧V1
は、 V1＝T1／CR（V0＋Vε） となり、これは、初段のスイツチ手段１２を介し
てV0＋Vεが積分回路1に印加されるのと等価で
あるので、V0＋Vε＝V′0とすると、 V1＝T1／CRV′0 V2＝T2／CR（V1＋Vε）＝T1・T2／（CR）2V′0＋T2／
CRVε V3＝T3／CR（V2＋Vε）＝T1・T2・T3／（CR）3V′0＋
（T2・T3／（CR）2＋T3／CR）Vε 〓 VN＝TN／CR（VN-1＋Vε）＝T1・T2・…TN／（CR）ＮV
′0＋（T2・T3…TN／（CR）N-1＋T3・T4…TN／（CR）N-
2＋…＋TN／CR）Vε となる。従つて、Vεの項が誤差項となるので、
この誤差を最小とするためには、積分時間TNを
最も短くし、次いでTN-1、TN-2…の順に短くす
る必要がある。即ち、第４図に示す如く、前段で
長い時間の積分を行う必要がある。また、誤差を
少なくするには、オペアンプ９自身のオフセツト
電圧Vεをできるだけ減少する必要もある。
第５図は、16ビツトのデジタル信号を４ビツト
づつの４個のグループに分割した場合の各積分回
路1〜4の基準クロツクパルス数を示す図であ
る。第５図によれば、４個のグループ全部を変換
するために積分に要する基準クロツクパルス数
は、102＋グループG1のデータ値＋グループG2の
データ値＋グループG3のデータ値＋グループG4
のデータ値、となる。従つて、各グループは４ビ
ツトであるから、各グループの最大値は15である
ので、16ビツトのデジタル信号を変換する場合の
積分に要する基準クロツクパルス数は、最大162
個である。一方、第１図に示された積分方式によ
る必要な基準クロツクパルス数は、216＝65536個
必要である。この様に、本実施例によれば、従来
に比べ大幅に時間が短縮されるのである。
づつの４個のグループに分割した場合の各積分回
路1〜4の基準クロツクパルス数を示す図であ
る。第５図によれば、４個のグループ全部を変換
するために積分に要する基準クロツクパルス数
は、102＋グループG1のデータ値＋グループG2の
データ値＋グループG3のデータ値＋グループG4
のデータ値、となる。従つて、各グループは４ビ
ツトであるから、各グループの最大値は15である
ので、16ビツトのデジタル信号を変換する場合の
積分に要する基準クロツクパルス数は、最大162
個である。一方、第１図に示された積分方式によ
る必要な基準クロツクパルス数は、216＝65536個
必要である。この様に、本実施例によれば、従来
に比べ大幅に時間が短縮されるのである。
更に、第５図に於いて、グループG1に於ける
積分回路3の積分は、グループG2に於ける積分
回路1の積分中に行い。またグループG2に於け
る積分回路2の積分中に、グループG1の積分回
路4の積分を行う。即ち、後段の積分回路3又
は4が積分動作している場合は、前段の積分回
路1又は2は、空いているので、次のグループ
の積分動作を行わせ、重複する動作をすることに
より、更に、変換時間が短縮される。
積分回路3の積分は、グループG2に於ける積分
回路1の積分中に行い。またグループG2に於け
る積分回路2の積分中に、グループG1の積分回
路4の積分を行う。即ち、後段の積分回路3又
は4が積分動作している場合は、前段の積分回
路1又は2は、空いているので、次のグループ
の積分動作を行わせ、重複する動作をすることに
より、更に、変換時間が短縮される。
上述の如く、本発明によれば、積分方式の特
徴、即ち、直線性の優れている点が生かされ、ま
た、デジタル信号をＮ個のグループに分割し、各
グループの最下位ビツトに相当する重み付けされ
た電圧を複数段継続接続された積分回路の所定段
を用いて作成することにより、高分解能の場合で
も変換時間が短縮され、高速動作が行え得るもの
である。更に、積分回路を制御する回路は、精密
さを必要とするアナログ回路等が不必要であり、
デジタル回路のみで構成できるため、集積化し易
い利点も有する。
徴、即ち、直線性の優れている点が生かされ、ま
た、デジタル信号をＮ個のグループに分割し、各
グループの最下位ビツトに相当する重み付けされ
た電圧を複数段継続接続された積分回路の所定段
を用いて作成することにより、高分解能の場合で
も変換時間が短縮され、高速動作が行え得るもの
である。更に、積分回路を制御する回路は、精密
さを必要とするアナログ回路等が不必要であり、
デジタル回路のみで構成できるため、集積化し易
い利点も有する。
第１図は従来例を示すブロツク図、第２図は本
発明の実施例を示すブロツク図、第３図はデータ
の分割を示す図、第４図及び第５図は積分に要す
る基準クロツクパルス数を示す図である。 ９…オペアンプ、１０…抵抗、１１…コンデン
サ、１２，１３…スイツチ手段、１４…基準電位
源、１５…制御回路、１６…時間発生回路、１７
…カウンタ、１８…ラツチ回路、１９…マルチプ
レクサ。
発明の実施例を示すブロツク図、第３図はデータ
の分割を示す図、第４図及び第５図は積分に要す
る基準クロツクパルス数を示す図である。 ９…オペアンプ、１０…抵抗、１１…コンデン
サ、１２，１３…スイツチ手段、１４…基準電位
源、１５…制御回路、１６…時間発生回路、１７
…カウンタ、１８…ラツチ回路、１９…マルチプ
レクサ。
Claims (1)
- １ ｎビツトから成るデジタル信号を最下位ビツ
トから順次任意のビツト数に分割したＮ個のグル
ープに対応して設けられ、Ｎ段継続接続されたＮ
個の積分回路と、前記積分回路の初段の入力に接
続された、前記デジタル信号の最下位ビツトに相
当する基準電圧を印加するための基準電圧源と、
該基準電圧源と初段の積分回路との間及び各積分
回路の間に介在されたスイツチ回路と、前記デジ
タル信号のＮ個のグループの内容を記憶する記憶
回路と、該記憶回路の内容を基準クロツクパルス
に基づいて順次カウントするカウンタと、前記デ
ジタル信号のＮ個の各グループの最下位ビツトに
相当する時間を前記基準クロツクに基づいて発生
する時間発生回路と、前記カウンタの出力と前記
時間発生回路の出力とに基づいて前記スイツチ回
路の開放及び閉成を制御する制御回路と、を備
え、前記デジタル信号のＮ個の各グループの最下
位ビツトに相当して重み付けされた電気量を、前
記基準電圧源及び該基準電圧源を前記積分回路の
ｍ段（ｍ＝１，２，…Ｎ−１）の継続積分によつ
て作成し、前記重み付けされた電気量を更に後段
の積分回路で、そのグループのデータ値に基づい
た時間だけ積分し、各グループの積分結果を最終
段の積分回路に累積することにより、前記デジタ
ル信号に対応するアナログ信号を得ることを特徴
とするＤ−Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12383382A JPS5915326A (ja) | 1982-07-15 | 1982-07-15 | Ｄ―ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12383382A JPS5915326A (ja) | 1982-07-15 | 1982-07-15 | Ｄ―ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5915326A JPS5915326A (ja) | 1984-01-26 |
| JPH0339416B2 true JPH0339416B2 (ja) | 1991-06-13 |
Family
ID=14870498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12383382A Granted JPS5915326A (ja) | 1982-07-15 | 1982-07-15 | Ｄ―ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915326A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635621A (ja) * | 1986-06-25 | 1988-01-11 | Sharp Corp | デジタル／アナログ変換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799821A (en) * | 1980-12-15 | 1982-06-21 | Sony Corp | Digital-to-analogue converter |
-
1982
- 1982-07-15 JP JP12383382A patent/JPS5915326A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5915326A (ja) | 1984-01-26 |
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