JPH0339415B2 - - Google Patents
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- JPH0339415B2 JPH0339415B2 JP57117144A JP11714482A JPH0339415B2 JP H0339415 B2 JPH0339415 B2 JP H0339415B2 JP 57117144 A JP57117144 A JP 57117144A JP 11714482 A JP11714482 A JP 11714482A JP H0339415 B2 JPH0339415 B2 JP H0339415B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time
- integrating circuit
- final stage
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は量子化されたデジタル信号をアナログ
信号に変換するＤ−Ａ変換回路及びＤ−Ａ変換方
法に関するものであり、特にデジタル・オーデイ
オ・デイスク（DAD）やデジタル・オーデイ
オ・テープ等の音響機器に使用され、その歪率の
低減と動作の高速化を目的とする。
信号に変換するＤ−Ａ変換回路及びＤ−Ａ変換方
法に関するものであり、特にデジタル・オーデイ
オ・デイスク（DAD）やデジタル・オーデイ
オ・テープ等の音響機器に使用され、その歪率の
低減と動作の高速化を目的とする。
一般に、DADやデジタル・オーデイオ・テー
プには、アナログのオーデイオ信号がサンプリン
グされ、その量子化されたデジタル信号が記録さ
れる。再生には、記録されたデジタル信号を取り
出し、そのデジタル信号をアナログ信号に変換す
る。
プには、アナログのオーデイオ信号がサンプリン
グされ、その量子化されたデジタル信号が記録さ
れる。再生には、記録されたデジタル信号を取り
出し、そのデジタル信号をアナログ信号に変換す
る。
従来、デジタル信号をアナログ信号に変換する
ものに、ラダー型抵抗回路等を用いて、重み付け
した電気量、例えば電流又は電圧等、を合成する
方法がある。この方法を利用するＤ−Ａ変換器で
は、非常に小さなレベルの信号を再生する時に雑
音が発生する。即ち、小さなレベルを再生する場
合、入力されるデジタル信号が“011…111”と
“100…000”との間を絶えず行き来するため、重
み付けされた電気量を発生する抵抗体がそのたび
に切り換わるので、その抵抗体の誤差が雑音とな
つて現われるのである。更に、デジタル信号のビ
ツト数が多くなり、高分解能が要求されるもので
は、ラダー型抵抗回路等の個々の抵抗を精密なト
リミングによつて、正確な値に調整する必要が有
るため、技術的に難しく、高分解能のＤ−Ａ変換
器が高価格となる原因となつていた。
ものに、ラダー型抵抗回路等を用いて、重み付け
した電気量、例えば電流又は電圧等、を合成する
方法がある。この方法を利用するＤ−Ａ変換器で
は、非常に小さなレベルの信号を再生する時に雑
音が発生する。即ち、小さなレベルを再生する場
合、入力されるデジタル信号が“011…111”と
“100…000”との間を絶えず行き来するため、重
み付けされた電気量を発生する抵抗体がそのたび
に切り換わるので、その抵抗体の誤差が雑音とな
つて現われるのである。更に、デジタル信号のビ
ツト数が多くなり、高分解能が要求されるもので
は、ラダー型抵抗回路等の個々の抵抗を精密なト
リミングによつて、正確な値に調整する必要が有
るため、技術的に難しく、高分解能のＤ−Ａ変換
器が高価格となる原因となつていた。
また、従来、積分方式によるＤ−Ａ変換器は第
１図の如く形成されている。第１図に於いて、オ
ペアンプ１とコンデンサ２及び入力抵抗３によつ
て積分器が形成される。入力抵抗３には基準電位
源４がスイツチ手段５を介して接続され、コンデ
ンサ２の両端にもスイツチ手段６が設けられてい
る。スイツチ手段５，６は制御回路７によつてそ
の開閉が制御され、特に、スイツチ手段５の閉成
時間は、デジタル信号が印加された時間発生回路
８によつて、その印加されたデジタル信号の値に
基いて作成される時間で決定される。即ち、先
ず、スイツチ手段６を閉成及び開放することによ
り、コンデンサ２の電荷を放電し、オペアンプ１
の出力電圧を０ボルトにする。そして、スイツチ
手段５を閉成すると同時に時間発生回路８は、外
部から印加されたクロツクパルスCLKを計数し、
その計数内容が印加されたデジタル信号と一致し
たとき、スイツチ手段５が開放される。従つて、
その計数時間中、積分器は基準電位源４の電圧を
積分し、オペアンプ１の出力には、計数時間に比
例した電圧が生じ、Ｄ−Ａ変換が為される。しか
し、この積分方式に於いて、デジタル信号の分解
能がｎビツトの場合、最大2n−１個のクロツクパ
ルスが必要となるため、高分解能になると出力を
得るまでの時間が長くなり、動作が低速となる欠
点があつた。
１図の如く形成されている。第１図に於いて、オ
ペアンプ１とコンデンサ２及び入力抵抗３によつ
て積分器が形成される。入力抵抗３には基準電位
源４がスイツチ手段５を介して接続され、コンデ
ンサ２の両端にもスイツチ手段６が設けられてい
る。スイツチ手段５，６は制御回路７によつてそ
の開閉が制御され、特に、スイツチ手段５の閉成
時間は、デジタル信号が印加された時間発生回路
８によつて、その印加されたデジタル信号の値に
基いて作成される時間で決定される。即ち、先
ず、スイツチ手段６を閉成及び開放することによ
り、コンデンサ２の電荷を放電し、オペアンプ１
の出力電圧を０ボルトにする。そして、スイツチ
手段５を閉成すると同時に時間発生回路８は、外
部から印加されたクロツクパルスCLKを計数し、
その計数内容が印加されたデジタル信号と一致し
たとき、スイツチ手段５が開放される。従つて、
その計数時間中、積分器は基準電位源４の電圧を
積分し、オペアンプ１の出力には、計数時間に比
例した電圧が生じ、Ｄ−Ａ変換が為される。しか
し、この積分方式に於いて、デジタル信号の分解
能がｎビツトの場合、最大2n−１個のクロツクパ
ルスが必要となるため、高分解能になると出力を
得るまでの時間が長くなり、動作が低速となる欠
点があつた。
本発明は上述した点に鑑みて為されたものであ
り、複数の継続接続された積分回路を用いると共
に、変換すべきｎビツトのデジタル信号をＮ個の
グループに分割し、各グループの最下位ビツトに
相当する重み付けされた電気量を積分回路によつ
て作成し、その電気量を更に後段の積分回路によ
つて、相当するグループのデータに対応する時間
積分する動作を各グループ毎に行うことにより、
アナログ信号を得るＤ−Ａ変換回路及びＤ−Ａ変
換方法を提供するものである。以下、図面を参照
して本発明の実施例を説明する。
り、複数の継続接続された積分回路を用いると共
に、変換すべきｎビツトのデジタル信号をＮ個の
グループに分割し、各グループの最下位ビツトに
相当する重み付けされた電気量を積分回路によつ
て作成し、その電気量を更に後段の積分回路によ
つて、相当するグループのデータに対応する時間
積分する動作を各グループ毎に行うことにより、
アナログ信号を得るＤ−Ａ変換回路及びＤ−Ａ変
換方法を提供するものである。以下、図面を参照
して本発明の実施例を説明する。
第２図は本発明の実施例を示すブロツク図であ
り、変換されるデジタル信号は、D1〜D16の16ビ
ツトから成り、このデジタル信号は、８ビツトづ
つ２個のグループD1〜D8、D9〜D16に分けられる
場合である。積分回路I1及びI2は、各々、オペア
ンプ９，１０と、その一入力端子に接続された抵
抗１１，１２、及び一入力端子と出力端子間に接
続されたコンデンサ１３，１４とから構成され、
また、コンデンサ１３，１４の両端には、蓄積さ
れた電荷を放電するためのスイツチ手段１５，１
６が設けられる。積分回路I1とI2とは、スイツチ
手段１７を介して継続接続され、積分回路I1には
スイツチ手段１８を介して基準電位源１９が接続
される。
り、変換されるデジタル信号は、D1〜D16の16ビ
ツトから成り、このデジタル信号は、８ビツトづ
つ２個のグループD1〜D8、D9〜D16に分けられる
場合である。積分回路I1及びI2は、各々、オペア
ンプ９，１０と、その一入力端子に接続された抵
抗１１，１２、及び一入力端子と出力端子間に接
続されたコンデンサ１３，１４とから構成され、
また、コンデンサ１３，１４の両端には、蓄積さ
れた電荷を放電するためのスイツチ手段１５，１
６が設けられる。積分回路I1とI2とは、スイツチ
手段１７を介して継続接続され、積分回路I1には
スイツチ手段１８を介して基準電位源１９が接続
される。
制御回路２０は時間発生回路２１及びカウンタ
２２の出力に基いて、スイツチ手段１５，１６，
１７，１８の開閉を予め定められた手順に従つて
制御するものである。時間発生回路２１は、印加
された基準クロツクパルスCLKを計数し、２分
割されたデジタル信号の各グループD1〜D8とD9
〜D16の最下位ビツト、即ち、D1とD9に相当し、
１：28の比に重み付けされた時間T1及びT2を作
成する。例えば、時間T1は基準クロツクパルス
CLKの１クロツクとするとT2は28クロツクとな
る。２３はデジタル信号の下位８ビツトD1〜D8
を記憶するラツチ回路、２４はデジタル信号の上
位８ビツトD9〜D16を記憶するラツチ回路であ
り、変換されるデジタル信号は、このラツチ回路
２３，２４に分割されて記憶される。また、ラツ
チ回路２３，２４に記憶されたデジタル信号は、
制御回路２０によつて制御され、予め定められた
手順に従い、マルチプレクサ２５を介してカウン
タ２２に送出される。カウンタ２２は、例えば減
算カウンタ、あるいは、一致検出を有するカウン
タから成り、印加される基準クロツクパルス
CLKを、送出されたデジタル信号が現わすデー
タ値と同じ数だけ計数したとき、制御回路２０に
出力を発する。即ち、デジタル信号のデータ値に
相当する時間を作成するものである。
２２の出力に基いて、スイツチ手段１５，１６，
１７，１８の開閉を予め定められた手順に従つて
制御するものである。時間発生回路２１は、印加
された基準クロツクパルスCLKを計数し、２分
割されたデジタル信号の各グループD1〜D8とD9
〜D16の最下位ビツト、即ち、D1とD9に相当し、
１：28の比に重み付けされた時間T1及びT2を作
成する。例えば、時間T1は基準クロツクパルス
CLKの１クロツクとするとT2は28クロツクとな
る。２３はデジタル信号の下位８ビツトD1〜D8
を記憶するラツチ回路、２４はデジタル信号の上
位８ビツトD9〜D16を記憶するラツチ回路であ
り、変換されるデジタル信号は、このラツチ回路
２３，２４に分割されて記憶される。また、ラツ
チ回路２３，２４に記憶されたデジタル信号は、
制御回路２０によつて制御され、予め定められた
手順に従い、マルチプレクサ２５を介してカウン
タ２２に送出される。カウンタ２２は、例えば減
算カウンタ、あるいは、一致検出を有するカウン
タから成り、印加される基準クロツクパルス
CLKを、送出されたデジタル信号が現わすデー
タ値と同じ数だけ計数したとき、制御回路２０に
出力を発する。即ち、デジタル信号のデータ値に
相当する時間を作成するものである。
第３図は第２図に示されたブロツク図に於ける
動作を示すタイミング図であり、第３図イは積分
回路I1の出力電圧V1、第３図ロは積分回路I2の出
力電圧V2を示す。以下、第３図に基いて第２図
の動作及びＤ−Ａ変換方法を説明する。
動作を示すタイミング図であり、第３図イは積分
回路I1の出力電圧V1、第３図ロは積分回路I2の出
力電圧V2を示す。以下、第３図に基いて第２図
の動作及びＤ−Ａ変換方法を説明する。
先ず、変換される16ビツトのデジタル信号は
D1〜D16は、下位８ビツトD1〜D8と上位８ビツト
D9〜D16に２分割され、各々ラツチ回路２３，２
４に記憶される。次に、制御回路２０はタイミン
グt1からタイミングt2までの間にスイツチ手段１
５の閉成及び開放を行ない、コンデンサ１３の電
荷を放電することにより、積分回路I1の出力電圧
V1をOV、即ち、初期状態にする。そして、タイ
ミングt2に於いて、スイツチ手段１８を閉成し、
基準電位源１９を積分回路I1に接続すると共に、
時間発生回路２１を動作させ、基準クロツクパル
スCLKを28個計数させ時間T2を作る。その間、
積分回路I1は基準電位源１９の積分動作を行い、
その出力電圧V1は抵抗１１とコンデンサ１３と
で決定される傾きで上昇する。一方、制御回路２
０は、時間発生回路２１が28CLK計数する前に、
タイミングt3及びt4の期間にスイツチ手段１６の
開閉を行い、コンデンサ１４の放電により、積分
回路I2を初期化する。タイミングt5に於いて、時
間発生回路２１から28CLK計数の終了を示す出
力が為されると、制御回路２０はスイツチ手段１
８を開放して積分回路I1の積分動作を終了させる
と同時に、スイツチ手段１７を閉成し積分回路I2
に積分回路I1の出力電圧を印加する。この時の積
分回路I1の出力電圧V1は、デジタル信号の第９ビ
ツトD9に相当して重み付けされた電気量であり、
この出力電圧V1を積分回路I2で、デジタル信号
D9〜D16のデータ値に相当する時間積分すること
により、上位８ビツトのＤ−Ａ変換が為される。
即ち、タイミングt5に於いて、ラツチ回路２４に
記憶されたデジタル信号D9〜D16はマルチプレク
サ２５を介してカウンタ２２に印加され、カウン
タ２２は基準クロツクパルスCLKを印加された
データ値と同じ数計数し、例えばタイミングt6に
於いて、計数終了を示す出力を制御回路２０に出
力する。すると、制御回路２０はスイツチ手段１
７を開放し、積分回路I2の積分動作を停止させ
る。従つて、出力電圧V1の積分によつて上昇し
た出力電圧V2が上位８ビツトD9〜D16に相当する
アナログ量となる。
D1〜D16は、下位８ビツトD1〜D8と上位８ビツト
D9〜D16に２分割され、各々ラツチ回路２３，２
４に記憶される。次に、制御回路２０はタイミン
グt1からタイミングt2までの間にスイツチ手段１
５の閉成及び開放を行ない、コンデンサ１３の電
荷を放電することにより、積分回路I1の出力電圧
V1をOV、即ち、初期状態にする。そして、タイ
ミングt2に於いて、スイツチ手段１８を閉成し、
基準電位源１９を積分回路I1に接続すると共に、
時間発生回路２１を動作させ、基準クロツクパル
スCLKを28個計数させ時間T2を作る。その間、
積分回路I1は基準電位源１９の積分動作を行い、
その出力電圧V1は抵抗１１とコンデンサ１３と
で決定される傾きで上昇する。一方、制御回路２
０は、時間発生回路２１が28CLK計数する前に、
タイミングt3及びt4の期間にスイツチ手段１６の
開閉を行い、コンデンサ１４の放電により、積分
回路I2を初期化する。タイミングt5に於いて、時
間発生回路２１から28CLK計数の終了を示す出
力が為されると、制御回路２０はスイツチ手段１
８を開放して積分回路I1の積分動作を終了させる
と同時に、スイツチ手段１７を閉成し積分回路I2
に積分回路I1の出力電圧を印加する。この時の積
分回路I1の出力電圧V1は、デジタル信号の第９ビ
ツトD9に相当して重み付けされた電気量であり、
この出力電圧V1を積分回路I2で、デジタル信号
D9〜D16のデータ値に相当する時間積分すること
により、上位８ビツトのＤ−Ａ変換が為される。
即ち、タイミングt5に於いて、ラツチ回路２４に
記憶されたデジタル信号D9〜D16はマルチプレク
サ２５を介してカウンタ２２に印加され、カウン
タ２２は基準クロツクパルスCLKを印加された
データ値と同じ数計数し、例えばタイミングt6に
於いて、計数終了を示す出力を制御回路２０に出
力する。すると、制御回路２０はスイツチ手段１
７を開放し、積分回路I2の積分動作を停止させ
る。従つて、出力電圧V1の積分によつて上昇し
た出力電圧V2が上位８ビツトD9〜D16に相当する
アナログ量となる。
次に、タイミングt6及びt7の期間に、スイツチ
手段１５の開閉を行い、積分回路I1の初期化が為
される。そして、タイミングt7に於いて、スイツ
チ手段１８を閉成し、時間発生回路２１で1CLK
計数した時、即ち、時間T1後のタイミングt8に於
いて、スイツチ手段１８を開放する。従つて、こ
の時の出力電圧V1は、デジタル信号の第１ビツ
トD1に相当して重み付けされた電気量となる。
また、タイミングt8に於いて、スイツチ手段１７
を閉成することにより、積分回路I2は、前の積分
動作によつて保持している上位８ビツトD9〜D16
に相当する電気量に、第１ビツトに相当して重み
付けされた出力電圧V1を積分し加算する。この
タイミングt8に於いては、ラツチ回路２３に記憶
されたデジタル信号D1〜D8がマルチプレクサ２
５を介してカウンタ２２に印加され、カウンタ２
２がデジタル信号D1〜D8のデータ値と同数の基
準クロツクパルスCLKを計数した、タイミングt9
に於いて、スイツチ手段１７が開放され積分動作
が停止する。従つて、この時の積分回路I2の出力
電力V2がデジタル信号D1〜D16の変換されたアナ
ログ信号として出力されるのである。
手段１５の開閉を行い、積分回路I1の初期化が為
される。そして、タイミングt7に於いて、スイツ
チ手段１８を閉成し、時間発生回路２１で1CLK
計数した時、即ち、時間T1後のタイミングt8に於
いて、スイツチ手段１８を開放する。従つて、こ
の時の出力電圧V1は、デジタル信号の第１ビツ
トD1に相当して重み付けされた電気量となる。
また、タイミングt8に於いて、スイツチ手段１７
を閉成することにより、積分回路I2は、前の積分
動作によつて保持している上位８ビツトD9〜D16
に相当する電気量に、第１ビツトに相当して重み
付けされた出力電圧V1を積分し加算する。この
タイミングt8に於いては、ラツチ回路２３に記憶
されたデジタル信号D1〜D8がマルチプレクサ２
５を介してカウンタ２２に印加され、カウンタ２
２がデジタル信号D1〜D8のデータ値と同数の基
準クロツクパルスCLKを計数した、タイミングt9
に於いて、スイツチ手段１７が開放され積分動作
が停止する。従つて、この時の積分回路I2の出力
電力V2がデジタル信号D1〜D16の変換されたアナ
ログ信号として出力されるのである。
この様に、各グループの最下位ビツトに相当し
て重み付けされた時間を時間発生回路２１によつ
て作成し、その時間を積分回路I1の積分時間とす
ることにより、各グループの最下位ビツトに相当
して重み付けられた電気量を作り、この電気量を
各グループのデータ値に相当する時間、積分回路
I2で積分することによつてＤ−Ａ変換が為される
のである。また、Ｄ−Ａ変換の１周期はt1〜t9で
あり、そのうち、極く短い初期化の時間を除いた
積分時間に必要な基準クロツクは、 28＋１＋D1〜8＋D9〜16CLK であり、最大でも769CLKである。一方、第１図
に示された従来の積分方式によれば最大216CLK、
即ち、65536CLK必要となる。従つて、１周期の
変換時間は、従来に比べ大幅に短縮され、高速動
作の行え得るＤ−Ａ変換回路となるのである。ま
た、スイツチ手段１５，１６，１７，１８を制御
する制御回路２０、時間発生回路２１、ラツチ回
路２３，２４、マルチプレクサ２５及びカウンタ
２２は、すべてデジタル回路によつて構成でき、
特別な回路や精密さの要求されるアナログ回路が
不要となり、集積回路化し易い回路となる。
て重み付けされた時間を時間発生回路２１によつ
て作成し、その時間を積分回路I1の積分時間とす
ることにより、各グループの最下位ビツトに相当
して重み付けられた電気量を作り、この電気量を
各グループのデータ値に相当する時間、積分回路
I2で積分することによつてＤ−Ａ変換が為される
のである。また、Ｄ−Ａ変換の１周期はt1〜t9で
あり、そのうち、極く短い初期化の時間を除いた
積分時間に必要な基準クロツクは、 28＋１＋D1〜8＋D9〜16CLK であり、最大でも769CLKである。一方、第１図
に示された従来の積分方式によれば最大216CLK、
即ち、65536CLK必要となる。従つて、１周期の
変換時間は、従来に比べ大幅に短縮され、高速動
作の行え得るＤ−Ａ変換回路となるのである。ま
た、スイツチ手段１５，１６，１７，１８を制御
する制御回路２０、時間発生回路２１、ラツチ回
路２３，２４、マルチプレクサ２５及びカウンタ
２２は、すべてデジタル回路によつて構成でき、
特別な回路や精密さの要求されるアナログ回路が
不要となり、集積回路化し易い回路となる。
第２図に示された実施例では、変換される16ビ
ツトのデジタル信号D1〜D16は、８ビツトづつ２
つのグループに分割したが、４ビツトづつ４つの
グループ、即ち、D1〜D4、D5〜D8、D9〜D12、
D13〜D16に分割することもできる。この場合、
時間発生回路２１は、第１ビツトD1に相当する
時間T1（例えばCLK1個）と、第５ビツトD5に相
当する時間T2（例えばCLK24個）と、第９ビツト
D9に相当する時間T3（例えばCLK28個）と、第13
ビツトD13に相当する時間T4（例えば、CLK212
個）を発生する回路となり、また、ラツチ回路２
３，２４は、４ビツトで構成された４個のラツチ
回路となる。そして、各グループ毎に積分回路I1
で時間T1，T2，T3，T4に基いて重み付けされた
電気量を作り、その電気量を積分回路I2でグルー
プのデータ値に対応する時間積分し、それらの結
果が加算されることにより、Ｄ−Ａ変換が為され
る。また、３つのグループに分割する場合、D1
〜D5、D6〜D10、D11〜D16の如く、各グープのビ
ツト数が異なつた場合でも同様の手順でＤ−Ａ変
換できるものである。
ツトのデジタル信号D1〜D16は、８ビツトづつ２
つのグループに分割したが、４ビツトづつ４つの
グループ、即ち、D1〜D4、D5〜D8、D9〜D12、
D13〜D16に分割することもできる。この場合、
時間発生回路２１は、第１ビツトD1に相当する
時間T1（例えばCLK1個）と、第５ビツトD5に相
当する時間T2（例えばCLK24個）と、第９ビツト
D9に相当する時間T3（例えばCLK28個）と、第13
ビツトD13に相当する時間T4（例えば、CLK212
個）を発生する回路となり、また、ラツチ回路２
３，２４は、４ビツトで構成された４個のラツチ
回路となる。そして、各グループ毎に積分回路I1
で時間T1，T2，T3，T4に基いて重み付けされた
電気量を作り、その電気量を積分回路I2でグルー
プのデータ値に対応する時間積分し、それらの結
果が加算されることにより、Ｄ−Ａ変換が為され
る。また、３つのグループに分割する場合、D1
〜D5、D6〜D10、D11〜D16の如く、各グープのビ
ツト数が異なつた場合でも同様の手順でＤ−Ａ変
換できるものである。
尚、本実施例で示されたスイツチ手段１５，１
６，１７，１８は、Ｃ−MOSトランジスタによ
るアナログスイツチ等の電子スイツチで構成され
る。
６，１７，１８は、Ｃ−MOSトランジスタによ
るアナログスイツチ等の電子スイツチで構成され
る。
上述の如く、本発明によれば、積分方式の特徴
即ち、直線性の優れている点を生かし、更に、時
間的な重み付けにより積分時間を制御し、重み付
けされた電気量を作成することにより、歪率の低
減されたＤ−Ａ変換回路が得られ、また、ｎビツ
トのデジタル信号を任意ビツト数から成る任意の
グループに分割し、各グループ毎に変換を行うこ
とにより、高分解能の場合でも変換時間が短縮さ
れ、高速動作が行え得る。更に、特別な回路も必
要となくなり集積回路化し易くなる利点も有す
る。
即ち、直線性の優れている点を生かし、更に、時
間的な重み付けにより積分時間を制御し、重み付
けされた電気量を作成することにより、歪率の低
減されたＤ−Ａ変換回路が得られ、また、ｎビツ
トのデジタル信号を任意ビツト数から成る任意の
グループに分割し、各グループ毎に変換を行うこ
とにより、高分解能の場合でも変換時間が短縮さ
れ、高速動作が行え得る。更に、特別な回路も必
要となくなり集積回路化し易くなる利点も有す
る。
第１図は従来例を示すブロツク図、第２図は本
発明の実施例を示すブロツク図、第３図は第２図
に示されたブロツク図の動作を説明するタイミン
グ図である。 ９，１０…オペアンプ、１１，１２…抵抗、１
３，１４…コンデンサ、１５，１６，１７，１８
…スイツチ手段、１９…基準電位源、２０…制御
回路、２１…時間発生回路、２２…カウンタ、２
３，２４…ラツチ回路、２５…マルチプレクサ。
発明の実施例を示すブロツク図、第３図は第２図
に示されたブロツク図の動作を説明するタイミン
グ図である。 ９，１０…オペアンプ、１１，１２…抵抗、１
３，１４…コンデンサ、１５，１６，１７，１８
…スイツチ手段、１９…基準電位源、２０…制御
回路、２１…時間発生回路、２２…カウンタ、２
３，２４…ラツチ回路、２５…マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ 複数段継続接続される積分回路と、該積分回
路の初段に基準電圧を印加するための基準電位源
と、該基準電位源と初段の積分回路及び各積分回
路間に介在されたスイツチ手段と、変換すべきｎ
ビツトのデジタル信号を任意のＮ個のグループに
分割し記憶する記憶回路と、該記憶回路の内容を
基準クロツクパルスによりカウントするカウンタ
と、前記分割された各グループの最下位ビツトに
相当する時間を基準クロツクパルスにより発生す
る時間発生回路と、前記デジタル信号のＮ個のグ
ループに応じた前記カウンタのカウント時間及び
前記時間発生回路により作成された時間に基い
て、前記スイツチ手段の開放及び閉成を制御する
制御回路と、を備え、前記時間発生回路により作
成された時間に基づいて最終段以前の積分回路に
よつて各グループの重み付けされた電気量を発生
させ、各グループに応じた前記カウンタのカウン
ト時間に基いて最終段の積分回路によつて前記重
み付けされた電気量を積分し、所望のアナログ信
号を得ることを特徴とするＤ−Ａ変換回路。 ２ アナログ信号に変換すべきｎビツトから成る
デジタル信号をＮ個のグループに分割し、各グル
ープの最下位ビツトに相当する重み付けされた電
気量を、複数段継続接続された積分回路の最終段
以前に発生させ、該最終段以前の電気量を、その
グループのデータ値の基いた時間、最終段の積分
回路で積分し、該最終段の積分回路に各グループ
毎の電気量を保持する動作を行い、該最終段の積
分回路の出力をアナログ信号として取り出すこと
を特徴とするＤ−Ａ変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714482A JPS598427A (ja) | 1982-07-05 | 1982-07-05 | Ｄ−ａ変換回路及びｄ−ａ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11714482A JPS598427A (ja) | 1982-07-05 | 1982-07-05 | Ｄ−ａ変換回路及びｄ−ａ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598427A JPS598427A (ja) | 1984-01-17 |
| JPH0339415B2 true JPH0339415B2 (ja) | 1991-06-13 |
Family
ID=14704544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11714482A Granted JPS598427A (ja) | 1982-07-05 | 1982-07-05 | Ｄ−ａ変換回路及びｄ−ａ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598427A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8700982A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| JPH02216190A (ja) * | 1989-02-17 | 1990-08-29 | Toshiba Corp | アクテイブマトリクス型表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799821A (en) * | 1980-12-15 | 1982-06-21 | Sony Corp | Digital-to-analogue converter |
-
1982
- 1982-07-05 JP JP11714482A patent/JPS598427A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS598427A (ja) | 1984-01-17 |
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