JPH0340133A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0340133A JPH0340133A JP17597289A JP17597289A JPH0340133A JP H0340133 A JPH0340133 A JP H0340133A JP 17597289 A JP17597289 A JP 17597289A JP 17597289 A JP17597289 A JP 17597289A JP H0340133 A JPH0340133 A JP H0340133A
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- JP
- Japan
- Prior art keywords
- speed
- storage part
- storage section
- program
- high speed
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、情報処理装置に関し、特に、プログラムを格
納する記憶部の構成に関する。
納する記憶部の構成に関する。
［従来の技術］
従来、この種の情報処理装置のプログラムを格納する記
憶部は、プログラムの種別にかかわりなく同一性能の記
憶素子、によって構成されていた。
憶部は、プログラムの種別にかかわりなく同一性能の記
憶素子、によって構成されていた。
［発明が解決しようとする課題］
上述した従来の情報処理装置では、同一性能の記憶素子
をプログラムの記憶部として使用していたため、プロセ
ッサの性能を上げる為にはプログラム用の記憶部全体に
高速で高価なメモリを使用することになる。このことは
、情報処理装置が高価になることを意味する。
をプログラムの記憶部として使用していたため、プロセ
ッサの性能を上げる為にはプログラム用の記憶部全体に
高速で高価なメモリを使用することになる。このことは
、情報処理装置が高価になることを意味する。
［課題を解決するための手段］
本発明の情報処理装置は、記憶部として１通常処理プロ
グラムを格納するための低速記憶部と。
グラムを格納するための低速記憶部と。
高速処理プログラムを格納するための高速記憶部とを有
し、更に、低速記憶部使用時と高速記憶部使用時とでプ
ロセッサクロックのスピードを変更するためのクロック
切換回路を有することを特徴としている。
し、更に、低速記憶部使用時と高速記憶部使用時とでプ
ロセッサクロックのスピードを変更するためのクロック
切換回路を有することを特徴としている。
［実施例］
次に１本発明について図面を参照して説明する。
第１図は２本発明の一実施例である。
１はプロセッサ、２は通常処理プログラム（通常命令）
を格納するための低速記憶部、３は高速処理プログラム
を格納するための高速記憶部、４は記憶部指示回路、５
は低速記憶部及び高速記憶部の出力信号を切り換えるた
めのセレクタ、６は記憶部のアドレス線、７は低速記憶
部の出力信号線、８は高速記憶部の出力信号線、９はセ
レクタの出力信号線、１０はプロセッサ１に対するクロ
ックの切換回路である。
を格納するための低速記憶部、３は高速処理プログラム
を格納するための高速記憶部、４は記憶部指示回路、５
は低速記憶部及び高速記憶部の出力信号を切り換えるた
めのセレクタ、６は記憶部のアドレス線、７は低速記憶
部の出力信号線、８は高速記憶部の出力信号線、９はセ
レクタの出力信号線、１０はプロセッサ１に対するクロ
ックの切換回路である。
一般的に言えば、プロセッサは、第２図に示す様に、ク
ロックの立上りにより１プログラム命令を実行すると、
その命令に従って次の命令をフェッチしてくるためのア
ドレスをアドレス線に出力する。出力されたアドレスに
より記憶部から次のプログラム命令が読み出され１次の
クロックの立上がりで実行を開始し、それを繰り返えす
。プロセッサは、実行している命令により次プログラム
アドレスを生成する時間が異なる。従来はこれらのもっ
とも遅い命令により実行サイクルが決定されていた。こ
れに対し１本発明では、高速処理をしなければならない
プログラム群を高速糾憶部３に格納し、かつ、高速記憶
部３上で命令実行時にプロセッサ１に供給するクロック
のサイクルを短くすることにより、高速処理を行なう。
ロックの立上りにより１プログラム命令を実行すると、
その命令に従って次の命令をフェッチしてくるためのア
ドレスをアドレス線に出力する。出力されたアドレスに
より記憶部から次のプログラム命令が読み出され１次の
クロックの立上がりで実行を開始し、それを繰り返えす
。プロセッサは、実行している命令により次プログラム
アドレスを生成する時間が異なる。従来はこれらのもっ
とも遅い命令により実行サイクルが決定されていた。こ
れに対し１本発明では、高速処理をしなければならない
プログラム群を高速糾憶部３に格納し、かつ、高速記憶
部３上で命令実行時にプロセッサ１に供給するクロック
のサイクルを短くすることにより、高速処理を行なう。
通常命令実行時は、プログラム命令は低速記憶部２に格
納され、記憶部指示回路４によりセレクタ５を制御して
低速記憶部２の出力を選択することで実行される。一方
、高速命令実行時は、プログラム命令は高速記憶部３に
格納され、記憶部指示回路４はプロセッサ１より記憶部
アドレス線６を通して高速記憶部３を指示するアドレス
を受けると、高速記憶部３の出力を選択するようにセレ
クタ５を制御すると共に、クロック切換回路１０を制御
してクロックのサイクルを短かくする。これにより、高
速処理の必要なプログラムは短かいクロックサイクルで
実行されるので高速処理が可能となり、しかも必要なプ
ログラムのみを高速記憶 憶部３に格納するのでハードウェア量及び記憶部に要す
る価格の増加は少なくて済む。
納され、記憶部指示回路４によりセレクタ５を制御して
低速記憶部２の出力を選択することで実行される。一方
、高速命令実行時は、プログラム命令は高速記憶部３に
格納され、記憶部指示回路４はプロセッサ１より記憶部
アドレス線６を通して高速記憶部３を指示するアドレス
を受けると、高速記憶部３の出力を選択するようにセレ
クタ５を制御すると共に、クロック切換回路１０を制御
してクロックのサイクルを短かくする。これにより、高
速処理の必要なプログラムは短かいクロックサイクルで
実行されるので高速処理が可能となり、しかも必要なプ
ログラムのみを高速記憶 憶部３に格納するのでハードウェア量及び記憶部に要す
る価格の増加は少なくて済む。
［発明の効果］
以上説明した様に本発明は１通常処理プログラムを格納
するための低速記憶部と、高速処理プログラムを格納す
るための高速記憶部と、低速記憶部使用時と高速記憶部
使用時とでプロセッサクロックのスピードを変更するク
ロック切換回路とを有することにより、高速処理の可能
な情報処理装置を安価で提供することができる。
するための低速記憶部と、高速処理プログラムを格納す
るための高速記憶部と、低速記憶部使用時と高速記憶部
使用時とでプロセッサクロックのスピードを変更するク
ロック切換回路とを有することにより、高速処理の可能
な情報処理装置を安価で提供することができる。
第１図は本発明の一実施例のブロック図、第２図は一般
的なプロセッサの実行タイムチャートを示した図。 １：プロセッサ、２：低速記憶部、３：高速記憶部、４
：記憶部指示回路、５：セレクタ、６：記憶部アドレス
線、７：低速記憶部出力信号線。 ８：高速記憶部出力信号線、９：セレクタ出力信号線、
１０：クロツタ切換回路。
的なプロセッサの実行タイムチャートを示した図。 １：プロセッサ、２：低速記憶部、３：高速記憶部、４
：記憶部指示回路、５：セレクタ、６：記憶部アドレス
線、７：低速記憶部出力信号線。 ８：高速記憶部出力信号線、９：セレクタ出力信号線、
１０：クロツタ切換回路。
Claims (1)
- １）プロセッサ及び該プロセッサの動作を指示するプロ
グラムを格納する記憶部を有し、前記プロッサは前記記
憶部よりプログラムを読出しその指示に従って動作する
情報処理装置において、通常処理プログラムを格納する
ための低速記憶部、高速処理プログラムを格納するため
の高速記憶部、低速記憶部使用時と、高速記憶部使用時
とでプロセッサクロックのスピードを変更するためのク
ロック切換回路を有することを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597289A JPH0340133A (ja) | 1989-07-07 | 1989-07-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17597289A JPH0340133A (ja) | 1989-07-07 | 1989-07-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340133A true JPH0340133A (ja) | 1991-02-20 |
Family
ID=16005465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17597289A Pending JPH0340133A (ja) | 1989-07-07 | 1989-07-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340133A (ja) |
-
1989
- 1989-07-07 JP JP17597289A patent/JPH0340133A/ja active Pending
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