JPH0340416B2 - - Google Patents
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- Publication number
- JPH0340416B2 JPH0340416B2 JP59201018A JP20101884A JPH0340416B2 JP H0340416 B2 JPH0340416 B2 JP H0340416B2 JP 59201018 A JP59201018 A JP 59201018A JP 20101884 A JP20101884 A JP 20101884A JP H0340416 B2 JPH0340416 B2 JP H0340416B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- input
- output
- priority
- activation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の中央処理装置と複数の入出力
装置との間のデータの流れを制御する入出力制御
装置に係り、特に割込みステータスと起動信号と
を最適に制御する入出力制御装置に関する。
装置との間のデータの流れを制御する入出力制御
装置に係り、特に割込みステータスと起動信号と
を最適に制御する入出力制御装置に関する。
一般に、最近の計算機システムには中央処理装
置（以下CPUと称する）が、プログラムの各命
令の実行ごとに、外部の非同期的なできごとが発
生したかどうかを調べ、発生がなければ次の命令
をプログラムのロジツクに従つて実行し、発生が
あれば特定の番地に制御を移す割込み機構が設け
てある。
置（以下CPUと称する）が、プログラムの各命
令の実行ごとに、外部の非同期的なできごとが発
生したかどうかを調べ、発生がなければ次の命令
をプログラムのロジツクに従つて実行し、発生が
あれば特定の番地に制御を移す割込み機構が設け
てある。
割込み制御は通常割込み原因の発生があれば、
プログラムのロジツクの進行と異なる強制的な制
御の転移を引き起こす、即ち、高優先度の制御プ
ログラムへの制御の転移である。
プログラムのロジツクの進行と異なる強制的な制
御の転移を引き起こす、即ち、高優先度の制御プ
ログラムへの制御の転移である。
しかし、割込み原因の内容によつては必ずしも
高優先度のものばかりとは限らず、例えばプログ
ラム命令の終了をCPUに報告するための割込み
等のように、プログラムの命令実行終了時点で割
込み制御を行うものもある。
高優先度のものばかりとは限らず、例えばプログ
ラム命令の終了をCPUに報告するための割込み
等のように、プログラムの命令実行終了時点で割
込み制御を行うものもある。
一方、計算機システムの高速化、大規模化に伴
い演算速度の速いCPUが開発実用化され、複合
化された計算機システムにこれらが組合わされた
場合、演算速度の速いCPUと演算速度が比較的
遅いCPUとで命令処理時間に極端なアンバラン
スが生じることになる。
い演算速度の速いCPUが開発実用化され、複合
化された計算機システムにこれらが組合わされた
場合、演算速度の速いCPUと演算速度が比較的
遅いCPUとで命令処理時間に極端なアンバラン
スが生じることになる。
かかるシステムでの割込み制御を行うに当たつ
て、これらのアンバランスを是正し、適正化され
た割込み制御を行う入出力制御装置の開発が要望
されている。
て、これらのアンバランスを是正し、適正化され
た割込み制御を行う入出力制御装置の開発が要望
されている。
第３図は多重処理を行う複合計算機システムの
ブロツクダイヤグラムを示す。
ブロツクダイヤグラムを示す。
第３図に示すシステムにおいて、例えば、複数
の入出力装置３ａ〜３ｎ（以下IOD ３ａ〜３ｎ
と称する）に対する上位装置１ａ（例えば、
CPU）からの入出力コマンド命令をパス２ａを
経由して実行し、実行終了報告を上位装置１ａに
するために、該当のIOD３ａ〜３ｎ、例えばIOD
３ａからのステータース割込みを入出力装置２
（以下IOC２と称する）が処理する場合、従来は
以下の２つの方法で処理されていた。
の入出力装置３ａ〜３ｎ（以下IOD ３ａ〜３ｎ
と称する）に対する上位装置１ａ（例えば、
CPU）からの入出力コマンド命令をパス２ａを
経由して実行し、実行終了報告を上位装置１ａに
するために、該当のIOD３ａ〜３ｎ、例えばIOD
３ａからのステータース割込みを入出力装置２
（以下IOC２と称する）が処理する場合、従来は
以下の２つの方法で処理されていた。
即ち、IOD３ａからの割込みステータスが制御
部６経由割込み指示回路７と起動優先指示回路８
に出力されると、起動優先指示回路８は予め設定
している信号S1＝１（起動優先信号）をパス２ａ
の起動判別回路４ａに出力する。
部６経由割込み指示回路７と起動優先指示回路８
に出力されると、起動優先指示回路８は予め設定
している信号S1＝１（起動優先信号）をパス２ａ
の起動判別回路４ａに出力する。
同時に割込み指示回路７は、割込み発生回路５
ａと起動判別回路４ｂに割込み指示信号を出し、
割込み発生回路５ａは上位装置１ａに対してリク
エストインを送出し、又起動判別回路４ｂは上
位装置１ｂに対してIOC２使用中′を報告し、
割込み処理が実行される。
ａと起動判別回路４ｂに割込み指示信号を出し、
割込み発生回路５ａは上位装置１ａに対してリク
エストインを送出し、又起動判別回路４ｂは上
位装置１ｂに対してIOC２使用中′を報告し、
割込み処理が実行される。
(1)：しかし、割込みステータスが発生してから引
続きパス２ｂに対して上位装置１ｂから起動
′がかかると、IOC２は起動判別回路４ａに
出力されている信号がS1＝１で起動を優先す
る信号であることから、リクエストインの処
理は待機させられ、起動′の処理が優先処理
される。
続きパス２ｂに対して上位装置１ｂから起動
′がかかると、IOC２は起動判別回路４ａに
出力されている信号がS1＝１で起動を優先す
る信号であることから、リクエストインの処
理は待機させられ、起動′の処理が優先処理
される。
(2)：一方、起動優先指示回路８に予め設定してい
る信号がS1＝０（割込み優先信号）である場合
に、上位装置１ｂから起動′がかかると、
IOC２は起動判別回路４ａに出力されている信
号がS1＝０であることから、IOC２使用中′
を起動判別回路４ｂが出力し、同時に割込み発
生回路５ａからのリクエストインを優先処理
する。
る信号がS1＝０（割込み優先信号）である場合
に、上位装置１ｂから起動′がかかると、
IOC２は起動判別回路４ａに出力されている信
号がS1＝０であることから、IOC２使用中′
を起動判別回路４ｂが出力し、同時に割込み発
生回路５ａからのリクエストインを優先処理
する。
上述のような２つの従来方法例において、(1)の
方法で出力する場合では、第３図に示す複合シス
テムで例えば、上位装置１ｂが上位装置１ａより
演算処理が速い場合で、しかも上位装置１ｂから
の入出力コマンド命令頻度が高い場合、上位装置
１ｂからの入出力コマンド命令が常に優先処理さ
れるため、上位装置１ａへの割込みステータス処
理が進まないケースが発生する。
方法で出力する場合では、第３図に示す複合シス
テムで例えば、上位装置１ｂが上位装置１ａより
演算処理が速い場合で、しかも上位装置１ｂから
の入出力コマンド命令頻度が高い場合、上位装置
１ｂからの入出力コマンド命令が常に優先処理さ
れるため、上位装置１ａへの割込みステータス処
理が進まないケースが発生する。
又、(2)の方法で処理する場合では、多重処理が
期待する程進まない等の問題点があつた。
期待する程進まない等の問題点があつた。
即ち、割込みステータスの種類によつて(1)また
は(2)のどの方法をとるか一律に決めていたことに
問題があつた。
は(2)のどの方法をとるか一律に決めていたことに
問題があつた。
本発明は、上記問題点を解消した新規な入出力
制御装置を実現することを目的とするものであ
り、該問題点は、起動優先手段と前記割込み優先
手段とを所定周期で切替える選択手段を設け、前
記優先選択手段により前記複数の上位装置と複数
の入出力装置との間のデータの流れを制御する本
発明による入出力制御装置により解決される。
制御装置を実現することを目的とするものであ
り、該問題点は、起動優先手段と前記割込み優先
手段とを所定周期で切替える選択手段を設け、前
記優先選択手段により前記複数の上位装置と複数
の入出力装置との間のデータの流れを制御する本
発明による入出力制御装置により解決される。
即ち、入出力制御装置で所定入出力装置からの
割込みステータスを保持した時、上位装置からの
入出力コマンドによる入出力装置の起動を優先す
る手段と、割込みを優先する手段とのどちらか一
方を所定周期を持つて優先選択する起動／割込み
優先選択回路を用いて、複合システムにより入出
力制御装置が共用される場合の最適なステータス
割込み処理を行い、複合システムの処理能力の効
率化と適正化を図るようにした。
割込みステータスを保持した時、上位装置からの
入出力コマンドによる入出力装置の起動を優先す
る手段と、割込みを優先する手段とのどちらか一
方を所定周期を持つて優先選択する起動／割込み
優先選択回路を用いて、複合システムにより入出
力制御装置が共用される場合の最適なステータス
割込み処理を行い、複合システムの処理能力の効
率化と適正化を図るようにした。
以下本発明の要旨を第１図、第２図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第１図は本発明に係る入出力制御装置を有する
複合システムで、Ａは複合システムのブロツクダ
イヤグラム、Ｂは本発明に係る起動／割込優先選
択回路の一実施例、Ｃは本発明に係る優先選択回
路のタイムチャート、第２図は本発明に係る入出
力制御装置の流れ図をそれぞれ示す。尚全図を通
じて同一記号は同一対象物又は内容を示す。
複合システムで、Ａは複合システムのブロツクダ
イヤグラム、Ｂは本発明に係る起動／割込優先選
択回路の一実施例、Ｃは本発明に係る優先選択回
路のタイムチャート、第２図は本発明に係る入出
力制御装置の流れ図をそれぞれ示す。尚全図を通
じて同一記号は同一対象物又は内容を示す。
第１図Ｂ，Ｃに示すＴ１は割込み優先信号S1
＝０出力区間を示し、Ｔ２は起動優先信号S1＝
１出力区間を示す。又Ｔ１出力区間とＴ２区間と
の比率は、一定比率ではなく、１対１〜１対10ぐ
らいの幅を一定の変動周期を持つて循環している
ものとする。
＝０出力区間を示し、Ｔ２は起動優先信号S1＝
１出力区間を示す。又Ｔ１出力区間とＴ２区間と
の比率は、一定比率ではなく、１対１〜１対10ぐ
らいの幅を一定の変動周期を持つて循環している
ものとする。
尚第１図ＢのＴ０はIOC２内で発生するクロツ
ク信号、第１図Ｃの数値はＴ１出力区間とＴ２出
力区間との比率の一例を示すもので、例えば、最
初の比率は１対５、次は１対６、１対７と順次循
環するものとする。
ク信号、第１図Ｃの数値はＴ１出力区間とＴ２出
力区間との比率の一例を示すもので、例えば、最
初の比率は１対５、次は１対６、１対７と順次循
環するものとする。
尚、起動／割込み優先選択回路９の動作は次の
ように行う。即ち、カウンタ１０の出力信号から
順次循環する比率の信号を論理アレー１１で作成
し、この出力をデコーダ１２でＴ１信号、Ｔ２信
号として起動判定回路４ａ，４ｂに出力する。
ように行う。即ち、カウンタ１０の出力信号から
順次循環する比率の信号を論理アレー１１で作成
し、この出力をデコーダ１２でＴ１信号、Ｔ２信
号として起動判定回路４ａ，４ｂに出力する。
次に本実施例を第２図の流れ図をもとにして説
明する。
明する。
尚第２図の(a)領域は起動／割込み優先選択回路
９の動作領域で、(b)領域は起動判別回路４ａ，４
ｂ、割込み発生回路５ａ，５ｂの動作領域、(c)は
IOC２使用中のセツト、(d)は割込み受付シーケン
ス、(e)は起動受付シーケンスをそれぞれ示す。
９の動作領域で、(b)領域は起動判別回路４ａ，４
ｂ、割込み発生回路５ａ，５ｂの動作領域、(c)は
IOC２使用中のセツト、(d)は割込み受付シーケン
ス、(e)は起動受付シーケンスをそれぞれ示す。
(ST‐1) ：例えば、IOD３ａからIOC２に対して
割込み信号が発生すると、制御部６は起動／割
込み優先選択回路９の状態がＴ１出力区間かＴ
２出力区間かを見る。
割込み信号が発生すると、制御部６は起動／割
込み優先選択回路９の状態がＴ１出力区間かＴ
２出力区間かを見る。
(ST‐2) ：Ｔ１区間であれば（ST−３）へ、Ｔ
２出力区間であれば（ST−６）へと進む。
２出力区間であれば（ST−６）へと進む。
(ST‐3) ：Ｔ１信号と割込み信号をパス２ａ（上
位装置１ａに対する割込みの場合）内起動判別
回路４ａにセツトする。
位装置１ａに対する割込みの場合）内起動判別
回路４ａにセツトする。
尚パス２ａ以外からIOC２に対して起動′
が有つた場合は、割込み指示回路７は起動判別
回路４ｂに対してIOC２使用中の表示を出さ
せ、起動′を拒否する。
が有つた場合は、割込み指示回路７は起動判別
回路４ｂに対してIOC２使用中の表示を出さ
せ、起動′を拒否する。
(ST‐4) ：割込み信号をセツトしたパス２ａ以外
からのパス（パス２ｂ等）より起動があれば
IOC２使用中をセツトし、他パスからの起動が
なければ次の動作に移る。
からのパス（パス２ｂ等）より起動があれば
IOC２使用中をセツトし、他パスからの起動が
なければ次の動作に移る。
(ST‐5) ：割込み発生回路５ａへの起動指示によ
り、割込みシーケンス(d)を実行する。
り、割込みシーケンス(d)を実行する。
(ST‐6) ：Ｔ２信号と割込み信号をパス２ａ内起
動判別回路４ａにセツトする。
動判別回路４ａにセツトする。
尚パス２ａ以外への起動が有つた場合は起動
受付可能とする。
受付可能とする。
(ST‐7) ：割込み信号をセツトしたパス２ａ以外
からのパス（パス２ｂ等）より起動があれば起
動受付シーケンスア(e)を実行し、パス２ａ以外
からの起動がなければ次に進む。
からのパス（パス２ｂ等）より起動があれば起
動受付シーケンスア(e)を実行し、パス２ａ以外
からの起動がなければ次に進む。
(ST‐8) ：割込み発生回路５ａへの指示により、
割込みシーケンス(d)を実行する。
割込みシーケンス(d)を実行する。
以上のような本発明によれば、複合システムよ
り共用される場合の入出力制御装置の割込み処理
が当該システムに順応して適正化され、入出力装
置への入出力命令がより円滑に推移すると言う効
果がある。
り共用される場合の入出力制御装置の割込み処理
が当該システムに順応して適正化され、入出力装
置への入出力命令がより円滑に推移すると言う効
果がある。
第１図は本発明に係る入出力制御装置を有する
複合システムで、Ａは複合システムのブロツクダ
イヤグラム、Ｂは本発明に係る起動／割込み優先
選択回路の一実施例、Ｃは本発明に係る優先選択
回路のタイムチャート、第２図は本発明に係る入
出力制御装置の流れ図、第３図は多重処理を行う
複合計算機システムのブロツクダイヤグラム、を
それぞれ示す。 図において、１ａ，１ｂは上位装置、２は
IOC、２ａ，２ｂはパス、３ａ〜３ｎはIOD、４
ａ，４ｂは起動判別回路、５ａ，５ｂは割込み発
生回路、６は制御部、７は割込み指示回路、８は
起動優先指示回路、９は起動／割込み優先選択回
路、１０はカウンタ、１１は論理アレー、１２は
デコーダ、１３はインバータ、をそれぞれ示す。
複合システムで、Ａは複合システムのブロツクダ
イヤグラム、Ｂは本発明に係る起動／割込み優先
選択回路の一実施例、Ｃは本発明に係る優先選択
回路のタイムチャート、第２図は本発明に係る入
出力制御装置の流れ図、第３図は多重処理を行う
複合計算機システムのブロツクダイヤグラム、を
それぞれ示す。 図において、１ａ，１ｂは上位装置、２は
IOC、２ａ，２ｂはパス、３ａ〜３ｎはIOD、４
ａ，４ｂは起動判別回路、５ａ，５ｂは割込み発
生回路、６は制御部、７は割込み指示回路、８は
起動優先指示回路、９は起動／割込み優先選択回
路、１０はカウンタ、１１は論理アレー、１２は
デコーダ、１３はインバータ、をそれぞれ示す。
Claims (1)
- １ 複数の上位装置と複数の入出力装置との間に
あり、一方の該上位装置への割込みステータスを
保持している時でも、他方の該上位装置からの入
出力コマンドを優先して受けつける起動優先手段
と、前記割込みステータスを保持した時は前記割
込みステータスが処理されるまで前記入出力コマ
ンド処理を待機させる割込み優先手段とを有する
装置において、前記起動優先手段と前記割込み優
先手段とを所定周期で切替える優先選択手段を設
け、前記優先選択手段により前記複数の上位装置
と複数の入出力装置との間のデータの流れを制御
することを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201018A JPS6180346A (ja) | 1984-09-26 | 1984-09-26 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201018A JPS6180346A (ja) | 1984-09-26 | 1984-09-26 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180346A JPS6180346A (ja) | 1986-04-23 |
| JPH0340416B2 true JPH0340416B2 (ja) | 1991-06-18 |
Family
ID=16434103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201018A Granted JPS6180346A (ja) | 1984-09-26 | 1984-09-26 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180346A (ja) |
-
1984
- 1984-09-26 JP JP59201018A patent/JPS6180346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180346A (ja) | 1986-04-23 |
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