JPS6180346A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS6180346A JPS6180346A JP59201018A JP20101884A JPS6180346A JP S6180346 A JPS6180346 A JP S6180346A JP 59201018 A JP59201018 A JP 59201018A JP 20101884 A JP20101884 A JP 20101884A JP S6180346 A JPS6180346 A JP S6180346A
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- JP
- Japan
- Prior art keywords
- priority
- interrupt
- input
- output
- signal
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の中央処理装置と複数の入出力装置との
間のデータの流れを制御する入出力制御装置に係り、特
に割込みステータスと起動信号とを最適に制御する入出
力制御装置に関する。
間のデータの流れを制御する入出力制御装置に係り、特
に割込みステータスと起動信号とを最適に制御する入出
力制御装置に関する。
一般に、最近の計算機システムには中央処理装置（以下
ＣＰＵと称する）が、プロクラムの各命令の実行ごとに
、外部の非同期的なできごとが売口１モしたかどうかを
調べ１発生がなければ次の命令をプログラムのロジック
に従って実行し２発生があれば特定の番地に制御を移す
割込み機構が設けである。
ＣＰＵと称する）が、プロクラムの各命令の実行ごとに
、外部の非同期的なできごとが売口１モしたかどうかを
調べ１発生がなければ次の命令をプログラムのロジック
に従って実行し２発生があれば特定の番地に制御を移す
割込み機構が設けである。
割込み制御は通常割込み原因の発生があれば。
プログラムのロジックの進行と異なる強ｊｌｉｌｌ的な
制御の転移を引き起こす、即ち、高優先度の制御プログ
ラムへの制御の転移である。
制御の転移を引き起こす、即ち、高優先度の制御プログ
ラムへの制御の転移である。
しかし９割込み原因の内容によっては必−４′シも高優
先度のものばかりとは限らず１例えばプログラム命令の
終了をｃｐｕに報告するための割込み等・のように、プ
ログラムの命令実行終了時点でｈ１１込み制御を行うも
のもある。
先度のものばかりとは限らず１例えばプログラム命令の
終了をｃｐｕに報告するための割込み等・のように、プ
ログラムの命令実行終了時点でｈ１１込み制御を行うも
のもある。
一方、計算機システムの高速化、大規模化に伴い演算速
度の速いｃｐｕが開発実用化され、複合化された計算機
システムにこれらが絹合わされた場合、演算速度の速い
ＣＰｌｌと演算速度が比較的遅いＣＰＵとで命令処理時
間に極端なアンバランスが生じることになる。
度の速いｃｐｕが開発実用化され、複合化された計算機
システムにこれらが絹合わされた場合、演算速度の速い
ＣＰｌｌと演算速度が比較的遅いＣＰＵとで命令処理時
間に極端なアンバランスが生じることになる。
かかるシステムでの割込み制御を行うに当たって、これ
らのアンバランスを是正し、適正化された割込み制御を
行う入出力制御装置の開発が要望されている。
らのアンバランスを是正し、適正化された割込み制御を
行う入出力制御装置の開発が要望されている。
第３図は多重処理を行う複合計算機システムのブロック
ダイヤグラムを示す。
ダイヤグラムを示す。
第３図に示すシステムにおいて１例えば、複数の入出力
装置３８〜３ｎ（以下１０［］ ３ａ〜３ｎと称する）
に対する上位語？Ｗ］ａ（例えば、 ＣＰｌｌ ＞から
の入出力コマント命令をパス２ａを経由して実行し、実
マ〒終了報告を十位装置１ａにするために、該当の１０
０３ａ〜３ｎ、例えば１００３ａからのステータス割込
みを入出力制御装置２（以下ｌ０Ｃ２と称する）が処理
する場合、従来は以下の２つの方法で処理されていた。
装置３８〜３ｎ（以下１０［］ ３ａ〜３ｎと称する）
に対する上位語？Ｗ］ａ（例えば、 ＣＰｌｌ ＞から
の入出力コマント命令をパス２ａを経由して実行し、実
マ〒終了報告を十位装置１ａにするために、該当の１０
０３ａ〜３ｎ、例えば１００３ａからのステータス割込
みを入出力制御装置２（以下ｌ０Ｃ２と称する）が処理
する場合、従来は以下の２つの方法で処理されていた。
即ち、 ｌ０Ｄ３ａからの割込みステータスが制御部６
経由割込み指示回路７と起動優先指示回路８に出力され
ると、起動優先指示回路８は予め設定している信号５１
＝１（起動優先信号）をパス２ａの起動判別回路４ａに
出力する。
経由割込み指示回路７と起動優先指示回路８に出力され
ると、起動優先指示回路８は予め設定している信号５１
＝１（起動優先信号）をパス２ａの起動判別回路４ａに
出力する。
同時に割込み指示回路７は９割込み発生回路５ａと起動
判別回路４ｂに割込み指示信号を出し１割込み発生回路
５ａは上位装置１ａに対してリクエストイン■を送出し
、又起動判別回路４ｂは上位装置１ｂに対してｌ０Ｃ２
使用中■′を報告し１割込み処理が実行される。
判別回路４ｂに割込み指示信号を出し１割込み発生回路
５ａは上位装置１ａに対してリクエストイン■を送出し
、又起動判別回路４ｂは上位装置１ｂに対してｌ０Ｃ２
使用中■′を報告し１割込み処理が実行される。
（１，１： ｌ、かじ１割込みステータスが発生してか
ら引続きパス２ｂに対して上位装置１ｂから起動■′が
かかると、 ｌ０Ｃ２は起動判別回路４ａに出力されて
いる信号が８１＝１で起動を優先する信号であることか
ら、リクエストイン■の処理は待機させられ、起動■′
の処理が優先処理される。
ら引続きパス２ｂに対して上位装置１ｂから起動■′が
かかると、 ｌ０Ｃ２は起動判別回路４ａに出力されて
いる信号が８１＝１で起動を優先する信号であることか
ら、リクエストイン■の処理は待機させられ、起動■′
の処理が優先処理される。
（２）ニ一方、起動優先指示回路８に予め設定している
信号が３１＝Ｏ（割込み優先信号）である場合に。
信号が３１＝Ｏ（割込み優先信号）である場合に。
上位装置１ｂから起動■′がかかると、 ｌ０Ｃ２は起
動判別回路４ａに出力されている信号が８１−０である
ことから、 ｌ０Ｃ２使用中■′を起動判別回路４ｈが
出力し、同時に割込み発生回路５ａからのリクエストイ
ン■を優先処理する。
動判別回路４ａに出力されている信号が８１−０である
ことから、 ｌ０Ｃ２使用中■′を起動判別回路４ｈが
出力し、同時に割込み発生回路５ａからのリクエストイ
ン■を優先処理する。
上述のような２つの従来方法例において、（１）の方法
で処理する場合では、第３図に示す複合システムで例え
ば、上位装置１ｂが−Ｆ位装置１ａより演算処理が速い
場合で、しかも−上位装置１ｂからの入出力コマント命
令頻度が妬い場合、上位装置１ｂからの入出力コマント
命令が常に優先処理されるため。
で処理する場合では、第３図に示す複合システムで例え
ば、上位装置１ｂが−Ｆ位装置１ａより演算処理が速い
場合で、しかも−上位装置１ｂからの入出力コマント命
令頻度が妬い場合、上位装置１ｂからの入出力コマント
命令が常に優先処理されるため。
」−位装置Ｗ １ ａへの割込みステータス処理が進ま
ないケースが発生ずる。
ないケースが発生ずる。
又、（２）の方法で処理する場合では、多重処理が期待
する稈進まない等の問題点があった。
する稈進まない等の問題点があった。
本発明は、上記問題点を解消した新規な入出力制御装置
を実現することを目的とするものであり。
を実現することを目的とするものであり。
該問題点は、起動優先手段と前記割込み優先手段とを優
先選択する優先選択手段を設け、前記優先選択手段によ
り前記複数の上位装置と複数の入出力装置との間のデー
タの流れを制御する本発明による入出力制御装置により
解決される。
先選択する優先選択手段を設け、前記優先選択手段によ
り前記複数の上位装置と複数の入出力装置との間のデー
タの流れを制御する本発明による入出力制御装置により
解決される。
即ち、入出力制御装置で所定入出力装置からの割込みス
テータスを保持した時、上位装置からの入出力コマンド
による入出力装置の起動を優先する手段と９割込みを優
先する手段とのどちらか一方を所定周期を持って優先選
択する起動／割込み優先選択回路を用いて、複合システ
ムより入出力制御装置が共用される場合の最適なステー
タス割込み処理を行い、複合システムの処理能力の効率
化と適正化を図るようにした。
テータスを保持した時、上位装置からの入出力コマンド
による入出力装置の起動を優先する手段と９割込みを優
先する手段とのどちらか一方を所定周期を持って優先選
択する起動／割込み優先選択回路を用いて、複合システ
ムより入出力制御装置が共用される場合の最適なステー
タス割込み処理を行い、複合システムの処理能力の効率
化と適正化を図るようにした。
以下本発明の要旨を第１図、第２図に示す実施例により
具体的に説明する。
具体的に説明する。
第１図は本発明に係る入出力制御装置を有する複合シス
テムで、 （Ａ）は複合システムのブロックダイヤグラ
ム、 （Ｂ）は本発明に係る起動／割込み優先選択回路
の一実施例、 （Ｃ）は本発明に係る優先選択回路のタ
イムチャート、第２図は本発明に係る入出力制御装置の
流れ図をそれぞれ示す。尚全図を通じて同一記号は同一
対象物又は内容を示す。
テムで、 （Ａ）は複合システムのブロックダイヤグラ
ム、 （Ｂ）は本発明に係る起動／割込み優先選択回路
の一実施例、 （Ｃ）は本発明に係る優先選択回路のタ
イムチャート、第２図は本発明に係る入出力制御装置の
流れ図をそれぞれ示す。尚全図を通じて同一記号は同一
対象物又は内容を示す。
第１図（Ｂ）、 （Ｃ）に示すＴ１は割込み優先信号
５１−０出力区間を示し、 Ｔ２は起動優先信号５１＝
１出力区間を示す。又Ｔ１出力区間と１２出力区間との
比率は、一定比率ではなく、１対１〜１対１０ぐらいの
幅を一定の変動周期を持って循環しているものとする。
５１−０出力区間を示し、 Ｔ２は起動優先信号５１＝
１出力区間を示す。又Ｔ１出力区間と１２出力区間との
比率は、一定比率ではなく、１対１〜１対１０ぐらいの
幅を一定の変動周期を持って循環しているものとする。
尚第１図（Ｂ）のＴＯはｌ０Ｃ２内で発生するクロック
信号、第１図（Ｃ）の数値はＴｌ出力区間と１２出力区
間との比率の一例を示すもので１例えば、最初の比率は
１対５２次は１対６，１対７と順次循環するものとする
。
信号、第１図（Ｃ）の数値はＴｌ出力区間と１２出力区
間との比率の一例を示すもので１例えば、最初の比率は
１対５２次は１対６，１対７と順次循環するものとする
。
尚、起動／割込み優先選択回路９の動作は次のように行
う。即ち、カウンタ１０の出力信号から順次循環する比
率の信号を論理アレー１１で作成し。
う。即ち、カウンタ１０の出力信号から順次循環する比
率の信号を論理アレー１１で作成し。
この出力をデコーダ１２で１Ｉ信号、 Ｔ２信号として
起動判定回路４ａ、４ｂに出力する。
起動判定回路４ａ、４ｂに出力する。
次に本実施例を第２図の流れ図をもとにして説明する。
尚第２図の（ａｌ領域は起動／割込み優先選択回路９の
動作領域で、（ｂ）領域は起動判別回路４ａ、４ｂ ＋
割込み発生回路５ａ、５ｂの動作領域、（Ｃ）はｌ０Ｃ
２使用中のセット、（ｄ）は割込み受付シーケンス、（
ｅ）は起動受付シーケンスをそれぞれ示す。
動作領域で、（ｂ）領域は起動判別回路４ａ、４ｂ ＋
割込み発生回路５ａ、５ｂの動作領域、（Ｃ）はｌ０Ｃ
２使用中のセット、（ｄ）は割込み受付シーケンス、（
ｅ）は起動受付シーケンスをそれぞれ示す。
（ＳＴ −１） ：例えば、 ｌ０Ｄ３ａからｌ０Ｃ
２に対して割込み信号が発生すると、制御部６は起動／
割込み（優先選択回路９の状態がＴｌ出力区間かＴ２出
力区間かを見る。
２に対して割込み信号が発生すると、制御部６は起動／
割込み（優先選択回路９の状態がＴｌ出力区間かＴ２出
力区間かを見る。
（ＳＴ −２） ： Ｔｌ出力区間であれば（ＳＴ
−３＞へ。
−３＞へ。
１２出力区間であれば（ＳＴ −６）へ進む。
（ｓｒ −３） ： Ｔｌ信号と割込み信号をパス２
ａ （上位装置１ａに対する割込みの場合）自起動判別
回路４ａにセットする。
ａ （上位装置１ａに対する割込みの場合）自起動判別
回路４ａにセットする。
尚パス２ａ以外からｌ０Ｃ２に対して起動■′が有った
場合は１割込み指示回路７は起動判別回路４ｂに対して
１Ｏｃ２使用中の表示を出させ、起動■′を拒否する。
場合は１割込み指示回路７は起動判別回路４ｂに対して
１Ｏｃ２使用中の表示を出させ、起動■′を拒否する。
（ＳＴ −４） ：割込み信号をセットしたパス２ａ
以外からのパス（パス２ｂ等）より起動があればＩ Ｏ
Ｃ２使用中をセットし、他パスからの起動がなければ次
の動作に移る。
以外からのパス（パス２ｂ等）より起動があればＩ Ｏ
Ｃ２使用中をセットし、他パスからの起動がなければ次
の動作に移る。
（ＳＴ −５） ：割込み発生回路５ａへの起動指示
により１割込みシーケンスｆｄ＋を実行する。
により１割込みシーケンスｆｄ＋を実行する。
（ＳＴ −６） ： Ｔ２信号と割込み信号をパス２
ａ内起動判別回路４ａにセントする。
ａ内起動判別回路４ａにセントする。
尚パス２ａ以外への起動が有った場合は起動受付可能と
する。
する。
（ＳＴ −７） ：割込み信号をセットしたパス２ａ
以外からのパス（パス２ｂ等）より起動があれば起動受
付シーケンス（ｅ＋を実行し、パス２ａ以外からの起動
がなければ次に進む。
以外からのパス（パス２ｂ等）より起動があれば起動受
付シーケンス（ｅ＋を実行し、パス２ａ以外からの起動
がなければ次に進む。
（ＳＴ −８） ：割込み発生回路５ａへの起動指示
により１割込みシーケンス（ｄｌを実行する。
により１割込みシーケンス（ｄｌを実行する。
以上のような本発明によれば、複合システムより共用さ
れる場合の入出力制御装置の割込み処理が当該システム
に順応して適正比され、入出力装置への入出力命令がよ
り円滑に推移すると言う効果がある。
れる場合の入出力制御装置の割込み処理が当該システム
に順応して適正比され、入出力装置への入出力命令がよ
り円滑に推移すると言う効果がある。
第１図は本発明に係る入出力制御装置を有する複合シス
テムで、 （Ａ）は複合システムのブロックダイヤグラ
ム、 （Ｂ）は本発明に係る起動／割込み優先選択回路
の一実施例、 （Ｃ）は本発明に係る優先選択回路のタ
イムチャート。 第２図は本発明に係る入出力制御装置の流れ図。 第３図は多重処理を行う複合計算機システムのブロック
ダイヤグラム。 をそれぞれ示す。 図において。 ｌａ、 ｌｂは上位装置、 ２はｒｏｃ 。 ２ａ、２ｂはパス、 ３ａ〜３ｎはｌ０Ｉ）
。 ４ａ、４ｂは起動判別回路、 ５ａ、５ｂは割込み発生
回路。 ６は制御部。 ７は割込み指示回路、 ８は起動優先指示回路。 ９は起動／割込み優先選択回路。 １０はカウンタ、１１は論、理アレー。 １２はデコーダ、１３はインバータ。 をそれぞれ示す。
テムで、 （Ａ）は複合システムのブロックダイヤグラ
ム、 （Ｂ）は本発明に係る起動／割込み優先選択回路
の一実施例、 （Ｃ）は本発明に係る優先選択回路のタ
イムチャート。 第２図は本発明に係る入出力制御装置の流れ図。 第３図は多重処理を行う複合計算機システムのブロック
ダイヤグラム。 をそれぞれ示す。 図において。 ｌａ、 ｌｂは上位装置、 ２はｒｏｃ 。 ２ａ、２ｂはパス、 ３ａ〜３ｎはｌ０Ｉ）
。 ４ａ、４ｂは起動判別回路、 ５ａ、５ｂは割込み発生
回路。 ６は制御部。 ７は割込み指示回路、 ８は起動優先指示回路。 ９は起動／割込み優先選択回路。 １０はカウンタ、１１は論、理アレー。 １２はデコーダ、１３はインバータ。 をそれぞれ示す。
Claims (1)
- 複数の上位装置と複数の入出力装置との間にあり、一方
の該上位装置への割込みステータスを保持している時で
も、他方の該上位装置からの入出力コマンドを優先して
受けつける起動優先手段と、前記割込みステータスを保
持した時は前記割込みステータスが処理されるまで前記
入出力コマンド処理を待機させる割込み優先手段とを有
する装置において、前記起動優先手段と前記割込み優先
手段とを優先選択する優先選択手段を設け、前記優先選
択手段により前記複数の上位装置と複数の入出力装置と
の間のデータの流れを制御することを特徴とする入出力
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201018A JPS6180346A (ja) | 1984-09-26 | 1984-09-26 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201018A JPS6180346A (ja) | 1984-09-26 | 1984-09-26 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180346A true JPS6180346A (ja) | 1986-04-23 |
| JPH0340416B2 JPH0340416B2 (ja) | 1991-06-18 |
Family
ID=16434103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201018A Granted JPS6180346A (ja) | 1984-09-26 | 1984-09-26 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180346A (ja) |
-
1984
- 1984-09-26 JP JP59201018A patent/JPS6180346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340416B2 (ja) | 1991-06-18 |
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