JPH0340525A

JPH0340525A - デジタルレベル調整回路

Info

Publication number: JPH0340525A
Application number: JP17442189A
Authority: JP
Inventors: Mitsuru Nagata; 満永田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-06
Filing date: 1989-07-06
Publication date: 1991-02-21
Anticipated expiration: 2010-05-24
Also published as: JPH0748663B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、音量調整等のレベル調整をデジタル処理で
行なうデジタルレベル調整回路に係り、特にデルタ・シ
グマ変調器を用いたオーバーサンプリング型のデジタル
・アナログ変換器を利用して構成したものに関する。

（従来の技術）周知のように、デジタルオーディオ機器の分野では、音
ｆｉｌ調整等のレベル調整を、デジタル・アナログ変換
する前に、デジタル処理で行なうようにすることが考え
られている。このようにレベル調整をデジタル処理で行
なうようにすれば、従来のように可変抵抗器を使用する
ことによって生じる信号の歪みや経年劣化等の諸問題を
解決できるだけでなく、小形化を促進し経済的にも有利
とすることができる。

第６図は、このような従来のデジタルレベル調整回路を
示している。すなわち、これは、入力端子１１に供給さ
れたデジタルデータに、乗算回路１２により定数に’　
　（ｌａｋ’　ａＯ）を乗算して、出力端子１３から取
り出すようにしたもので、この定数に′を制御端子１４
に供給するコントロール信号で制御することにより、レ
ベル調整が行なわれるものである。

しかしながら、このような従来のデジタルレベル調整回
路では、次のような問題が生じる。まず、デジタル式の
乗算回路１２は、デジタル加算回路等と比較すると、そ
の構成が格段に複雑であり、回路規模が大型になりがち
である。また、定数に′を乗算することにより、取り扱
うデジタルデータのビット長が増大する。例えばに’　
−１／４　（減衰率１２ｄＢ）の場合を考えると、第７
図に示すように、１６ビツトのデジタルデータが２ビツ
ト増加して１８ビツトになる。７さらに、減衰率が１　
　ｄＢ　（−０，８９１）のような端数を乗算すると、
よりビット数が増加することになる。

一方、デジタルオーディオ機器では、デジタルデータは
最終的にはデジタル・アナログ変換されるわけであるが
、このデジタル・アナログ変換器のビット数を１ビツト
増やすことは、相当な経済的不利を招き、さらに数ビッ
ト以上増やすことは、技術的に困難になる。また、だか
らと言って、増加したビット数を切り捨てたり四捨五入
したりすると、低レベルの信号に歪みが生じたりともす
れば消失してしまうと言う不都合が生じる。

（発明が解決しようとする課題）以上のように、従来のデジタルレベル調整回路は、回路
構成が複雑で大型化するとともに、ビット長の増大によ
る性能の劣化及び経済的不利を招くεいう問題を有して
いる。

そこで、この発明は上記事情を考慮してなされたもので
、簡易な構成でビット長の増加もなく高性能なレベル調
整を行うこεができ、経済的にも有利である極めて良好
なデジタルレベル調整回路を提供することを目的とする
。

［発明の構成］（課題を解決するための手段）この発明に係るデジタルレベル調整回路は、人力デジタ
ルデータと帰還データとを加算する加算手段と、この加
算手段の出力データを２値量子化する量子化手段と、こ
の量子化手段の出力データと加算手段の出力データとの
差を算出する減算手段と、この減算手段の出力データを
デジタル処理して帰還データを生成するフィルタ手段と
を備えたデルタ・シグマ変調回路を対象こしている。

そして、量子化手段の出力データに所定の定数ｋｉｎ）
を乗算して減算手段に供給する乗算手段を備え、定数に
の値を制御することにより、量子化手段の出力データの
レベルを調整するように構成したものである。

（作用）上記のような構成によれば、量子化手段の出力データに
所定の定数ｋに１ｍ１）を乗算して減算手段に供給する
こεで、デルタ・シグマ変調回路のフルスケールレベル
を大きくシ、入力デジタルデータのレベルを等価的に下
げて、量子化手段からの出力データのレベルを、ｍ整す
ることができる。

また、量子化手段の出力データが２値しかないことを考
えると、この出力データをに倍する乗算手段としては、
簡単なロジック回路で構成することができ、回路規模の
縮小を図ることができる。

さらに、量子化手段の出力データをに倍することにより
ビット数が増加するが、もともと２次以上のデルタ・シ
グマ変調回路では、ループ内での演算を人力デジタルデ
ータのビット数よりもかなり大きくしており、定数にの
値が極端に大きくならない限り、回路規模の増大やビッ
トの切り捨て等の問題は生じることがないものである。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、１５はデジタルデータの
供給される入力端子である。この入力端子１５に供給さ
れたデジタルデータは、加算回路１Ｂにより、フィルタ
回路１７から出力される帰還データと加算される。そし
て、この加算回路１６から出力されるデータｙは、２値
量子化回路１８に供給される。この２値量子化回路１８
は、第２図に示すように、入力されたデータｙが、正の
とき例えば１６ビツトの＋側フルスケール値、負のとき
１６ビツトのｍ個フルスケール値に対応するデータｙ′
を出力する。

そして、上記２値量子化回路Ｌ８から出力されたデータ
ｙ′は、乗算回路ｔ９で所定の定数ｋ（ａｌ）が乗算さ
れた後、減算回路２０により、加算回路１Ｂの出力デー
タｙとの差のデータｅが算出され、前記フィルタ回路１
７に供給される。なお、乗算回路１９の定数には、制御
端子２１に供給されるコントロール信号によって可変す
ることができる。そして、上記フィルタ回路１７は、量
子化回路１８の量子化ノイズのパワーを低周波領域で小
さくするように、上記データｅをデジタル処理すること
により、前記帰還データを生成するものである。なお、
２値量子化回路１８から出力されるデータｙ′は、１ビ
ツトＤ／Ａ　（デジタル／アナログ）変換回路２２によ
りアナログ信号に変換されて、出力端子２３から取り出
される。

ここで、上記乗算回路１９を除く、加算回路１Ｂ。

フィルタ回路１７．２値量子化回路１８及び減算回路２
０は、デルタ・シグマ変調回路を構成している。

この場合、加算回路１６のビット数は、１次のデルタ◆
シグマ変調では人力デジタルデータのビット数と同じで
よいが、２次以上のデルタ・シグマ変調では２０ビツト
以上が必要となる。このため、２値量子化回路１８から
出力されるＩＳビットフルスケール値を、２０ビツトで
表現すると、１６ビツトの＋側フルスケール値０００００１１１１１１１１１１１１１１１１６ビツト
のｍ個フルスケール値１１１１１００００００００００００００１となる。

εころで、このままの値を用いると、乗算回路１９が２
０ビツト以上のビット長を必要とするものになってしま
う。そこで、フルスケール値を正負両側にＩＬＳＢだけ
広げると、１６ビツトの＋側フルスケール値ｏｏｏｏｉｏｏｏｏｏｏｏｏｏｏｏｏｏｏ。

１６ビツトのｍ個フルスケール値１１１１１０００００００００００００００となり、上
位５ビツトの演算で済む二とになる。

この上位５ビツトのデータが、乗算回路１９に供給され
る。この乗算回路１９は、入力が２値しかないので、非
常に簡易な構成で実現することができる。すなわち、第
３図及び第４図に減衰率をＯ〜１５ｄＢにしたときの定
数にの値ε、乗算した結果ｙ′とを示している。これを
見てわかるように、乗算回路１９は、単純なロジック回
路やＲＯＭ　（読み出し専用メモリ）等を用いて構成す
ることができる。なお、第３図及び第４図は、演算ビッ
ト数が１２ビツト及び８ビツトと異なるだけで、本質的
な差異はなく、演算ビット数は減衰率の精度をどの程度
とるかによって決定される。実用上は、第４図に示す程
度のビット数をとれば十分である。

そして、乗算回路１９により２値量子化回路１８の出力
をに倍することによって、２値量子化回路１８の出力の
信号成分は１／ｋに減衰し、このデータを入力した１ビ
ットＤ／Ａ変換回路２２の出力信号も１／ｋに減衰する
。

その後、減算回路２０により、上記加算回路１８の出力
データｙから乗算回路１９の出力データｙ′が減算され
る。第４図に示す値を用いれば、減算回路２０のビット
数は８ビツトで済むことになる。そして、この減算回路
２０の出力データｅが、フィルタ回路１７に供給され帰
還データが生成される。このフィルタ回路１７の特性Ｈ
（Ｚ）は、０次デルタ・シグマ変調の場合、）１（Ｚ）−１−（１−Ｚ−１）となる。

第５図は、この発明の他の実施例を示している。

すなわち、減算回路２０の出力を、遅延回路２４を介し
て加算回路１Ｂに供給するとともに、加算回路２５゜フ
ィルタ回路２６．２値量子化回路２７１乗算回路２８及
び減算回路２９よりなるデルタ・シグマ変調回路に供給
する。そして、減算回路３０により、２値量子化回路２
７の出力から、該出力を遅延回路３１で遅延させたデー
タを減算し、その減算出力を加算回路３２によって２値
量子化回路１８の出力と加算して、１ビットＤ／Ａ変換
回路２２に供給するようにしている。

この第５図に示す回路は、乗算回路１９．２８を除けば
、マルチステージノイズシェイピング（ＭＡＳＨ）方式
デジタル／アナログ変換回路と称されるもので、デルタ
・シグマ変調回路を従属接続することにより、量子化ノ
イズの低減を図ったものである。そして、この方式のデ
ジタル／アナログ変換回路にも、上記実施例と全く同様
に、複数個存在する２値量子化回路１８．２７の各出力
それぞれを、乗算回路１９．２８でに倍してから減算回
路２０．２９に供給することにより、高性能なデジタル
レベル調整を行うことができる。

なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

［発明の効果］以上詳述したようにこの発明によれば、簡易な構成でビ
ット長の増加もなく高性能なレベル調整を行うことがで
き、経済的にも有利である極めて良好なデジタルレベル
：Ａ！１回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るデジタルレベル調整回路の一実
施例を示すブロック構成図、第２図は同実施例の２値量
子化回路の特性図、第３図及び第４図はそれぞれ同実施
例における減衰率２定数ｋ及び乗算結果の一例を示す図
、第５図はこの発明の他の実施例を示すブロック構成図
、第６図は従来のデジタルレベル調整回路を示すブロッ
ク構成図、第７図は同従来回路の問題点を説明するため
の図である。１１・・・入力端子、１２・・・乗算回路、１３・・・
出力端子、１４・・・制御端子、１５・・・入力端子、
１６・・・加算回路、１７・・・フィルタ回路、１８・
・・２値量子化回路、１９・・・乗算回路、２０・・・
減算回路、２１・・・制御端子、２２・・・１ビットＤ
／Ａ変換回路、２３・・・出力端子、２４・・・遅延回
路、２５・・・加算回路、２Ｂ・・・フィルタ回路、２
７・・・２値量子化回路、２８・・・乗算回路、２９．
３０・・・減算回路、３ｔ・・・遅延回路、３２・・・
加算回路。

Claims

【特許請求の範囲】

入力デジタルデータと帰還データとを加算する加算手段
と、この加算手段の出力データを２値量子化する量子化
手段と、この量子化手段の出力データと前記加算手段の
出力データとの差を算出する減算手段と、この減算手段
の出力データをデジタル処理して前記帰還データを生成
するフィルタ手段とを備えたデルタ・シグマ変調回路に
おいて、前記量子化手段の出力データに所定の定数ｋ（
≧１）を乗算して前記減算手段に供給する乗算手段を具
備し、前記定数ｋの値を制御することにより、前記量子
化手段の出力データのレベルを調整するように構成して
なることを特徴とするデジタルレベル調整回路。