JPH0340673A - 複合規格オン・スクリーン表示を有する映像制御装置 - Google Patents
複合規格オン・スクリーン表示を有する映像制御装置Info
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- JPH0340673A JPH0340673A JP2103261A JP10326190A JPH0340673A JP H0340673 A JPH0340673 A JP H0340673A JP 2103261 A JP2103261 A JP 2103261A JP 10326190 A JP10326190 A JP 10326190A JP H0340673 A JPH0340673 A JP H0340673A
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- 238000010586 diagram Methods 0.000 description 8
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Graphics (AREA)
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサ（ＭＰＵ）およびオン・
スクリーン表示（Ｏｎ ５ｃｒｅｅｎ Ｄｉｓｐｌａｙ
：０３Ｄ）を有するテレビ受像機に関し、さらに詳し
くは、ＭＰｔＪと一体化して搭載された複合規格のＯ２
０に関する。
スクリーン表示（Ｏｎ ５ｃｒｅｅｎ Ｄｉｓｐｌａｙ
：０３Ｄ）を有するテレビ受像機に関し、さらに詳し
くは、ＭＰｔＪと一体化して搭載された複合規格のＯ２
０に関する。
（従来の技術）
従来技術のテレビ受像機の場合、ＭＰＵは全ての機能、
例えば、色、同期等を制御するために使用される。オン
・スクリーン表示回路の全てを含む別のチップがＭＰＵ
に接続され、あらゆるオン・スクリーン表示を行う。従
来技術のＯ８Ｄチップの各々は、特定のテレビ受像機で
動作するように設計され、すなわち、これは１つの特定
の規格で動作する。テレビ産業における代表的な世界規
格にはＮＴＳＣ，ＰＡＬおよびＳＥＣＡＭがある。
例えば、色、同期等を制御するために使用される。オン
・スクリーン表示回路の全てを含む別のチップがＭＰＵ
に接続され、あらゆるオン・スクリーン表示を行う。従
来技術のＯ８Ｄチップの各々は、特定のテレビ受像機で
動作するように設計され、すなわち、これは１つの特定
の規格で動作する。テレビ産業における代表的な世界規
格にはＮＴＳＣ，ＰＡＬおよびＳＥＣＡＭがある。
さらに、これらの規格の各々には多くの変形があり、こ
れをここではマルチ◆ディフィニション（ｍｕｌｔｉ−
ｄｅｆｉｎｉｔｉｏｎ）と呼び、このマルチ・ディフィ
ニションにはインターレース走査やプログレッシブ走査
はもちろん精細度を改良したＴＶ（ＩＤＴＶ）、精細度
を拡張したＴＶ（ＥＤＴｖ〉。
れをここではマルチ◆ディフィニション（ｍｕｌｔｉ−
ｄｅｆｉｎｉｔｉｏｎ）と呼び、このマルチ・ディフィ
ニションにはインターレース走査やプログレッシブ走査
はもちろん精細度を改良したＴＶ（ＩＤＴＶ）、精細度
を拡張したＴＶ（ＥＤＴｖ〉。
高精細度ＴＶ（口ＤＴＶ）がある。
〈発明が解決しようとする課題）
各チップは１つの規格に対してのみ動作するので、多く
の種類のチップが製作されなければならない。また、Ｍ
ＰＵによって実行可能な多くの機能はＯ３Ｄチップ中で
も１！製しなければならず、その結果、別の多くのハー
ドウェアを必要とし、このためコストが上昇し、Ｏ３Ｄ
チップのサイズが大きくなる。
の種類のチップが製作されなければならない。また、Ｍ
ＰＵによって実行可能な多くの機能はＯ３Ｄチップ中で
も１！製しなければならず、その結果、別の多くのハー
ドウェアを必要とし、このためコストが上昇し、Ｏ３Ｄ
チップのサイズが大きくなる。
複合規格テレビに生じる主要な問題の１つは、多数のク
ロック周波数と同期周波数を設けなければならないこと
である。一般的に、それぞれ受信した異なるテレビ信号
に同期することのできる複数の発振器を設けなＣブれば
ならない。複数の発振器を設けると、多くのスペースと
費用が必要になる。
ロック周波数と同期周波数を設けなければならないこと
である。一般的に、それぞれ受信した異なるテレビ信号
に同期することのできる複数の発振器を設けなＣブれば
ならない。複数の発振器を設けると、多くのスペースと
費用が必要になる。
本発明の目的は、新規で改良した複合規格のＯ３Ｄ回路
を提供することである。
を提供することである。
本発明の他の目的は、複合規格のＯ３Ｄ回路を搭載した
新規で改良したＭＰＵチップを提供することである。
新規で改良したＭＰＵチップを提供することである。
これらおよびその他の目的は、単一のチップに搭載した
マイクロプロセッサと複合規格オン・スクリーン表示回
路を有するテレビ受像機によって実現される。
マイクロプロセッサと複合規格オン・スクリーン表示回
路を有するテレビ受像機によって実現される。
（課題を解決するための手段〉
本発明の好適な実施例において、複合規格のＯ３Ｄ回路
は、位相比較器と電圧制御発振器をその中に含むフェー
ズ・ロックド・ループ（ｐｈａＳｅｏｃｋｅｄ １ｏｏ
ｐ ）を有する。位相比較器の出力は、オン・スクリー
ン表示のジッタを実質的に除去するために加える所定の
オフセット電圧と共に、電圧制御発振器の周波数を制御
するためにｂｎえられる。フェーズ・ロックド・ループ
は、Ｏ３Ｄ回路の他の回路に対して複数のクロック、す
なわち同明信号を与える。
は、位相比較器と電圧制御発振器をその中に含むフェー
ズ・ロックド・ループ（ｐｈａＳｅｏｃｋｅｄ １ｏｏ
ｐ ）を有する。位相比較器の出力は、オン・スクリー
ン表示のジッタを実質的に除去するために加える所定の
オフセット電圧と共に、電圧制御発振器の周波数を制御
するためにｂｎえられる。フェーズ・ロックド・ループ
は、Ｏ３Ｄ回路の他の回路に対して複数のクロック、す
なわち同明信号を与える。
好適な実施例は、ざらに多重システム検出回路を有し、
これは１フイールド内の水平線の本数をカウントとし、
水平および垂直走査周波数を検出する。この情報によっ
て、この多重システム検出回路は受信している規格を判
断すると共に特定の精細度を判断し、フェーズ・ロック
ド・ループを制御して正しいクロックすなわち同期信号
を与える。
これは１フイールド内の水平線の本数をカウントとし、
水平および垂直走査周波数を検出する。この情報によっ
て、この多重システム検出回路は受信している規格を判
断すると共に特定の精細度を判断し、フェーズ・ロック
ド・ループを制御して正しいクロックすなわち同期信号
を与える。
（実施例〉
第１図は、特に本発明を実施する複合規格テレビ受像機
を示す。この説明を通して、「複合規格」という用語は
、種々の世界規格のテレビ・システム（例えば、ＮＴＳ
Ｃ，ＰＡＬ、ＳＥＣＡＭ等）および種々の複合精細度シ
ステム（例えば、ＩＤＴＶ、ＥＤＴＶ、ＨＤＴＶ、 イ
ン’；ｔ−Ｌ／−ス走Ｌプログレッシブ走査等〉のいず
れかまたは全てに関する。テレビ受像機は、アンテナ１
０．同調回路１１．ＩＦ１２．カラー・デコーダ１３．
ＣＲＴ１４．およびＭＰＵ１５を有する。技術上周知の
ように、ＭＰＵ１５はチャンネル（または動作周波数〉
０表示の色、および輝度、音量等その他の制御可能な特
性を全て制御する。リモコン装置１６は、多くの制御可
能な特性を遠隔制御するためにＭＰｔＪ１５と通信を行
う。第１図は基本的な構成部品のみを示し、多くの周知
の周辺部品は簡路地のため省略しである。
を示す。この説明を通して、「複合規格」という用語は
、種々の世界規格のテレビ・システム（例えば、ＮＴＳ
Ｃ，ＰＡＬ、ＳＥＣＡＭ等）および種々の複合精細度シ
ステム（例えば、ＩＤＴＶ、ＥＤＴＶ、ＨＤＴＶ、 イ
ン’；ｔ−Ｌ／−ス走Ｌプログレッシブ走査等〉のいず
れかまたは全てに関する。テレビ受像機は、アンテナ１
０．同調回路１１．ＩＦ１２．カラー・デコーダ１３．
ＣＲＴ１４．およびＭＰＵ１５を有する。技術上周知の
ように、ＭＰＵ１５はチャンネル（または動作周波数〉
０表示の色、および輝度、音量等その他の制御可能な特
性を全て制御する。リモコン装置１６は、多くの制御可
能な特性を遠隔制御するためにＭＰｔＪ１５と通信を行
う。第１図は基本的な構成部品のみを示し、多くの周知
の周辺部品は簡路地のため省略しである。
第２図は、種々の構成部品を有するＭＰＵ１５の詳細ブ
ロック図を示し、これらの構成部品は、この特定の実施
例では、全て単一の半導体チップ上に形成される。第２
図は、またＭＰＵ１５に対する入力と出力を示すが、こ
れらの多くは当業者にとって周知であり、ここでは詳述
しない。ここで論じるＭＰＵ１５の主要部品は、ＣＰＵ
１７と複合規格オン・スクリーン表示（Ｏ３Ｄ）回路２
０である。
ロック図を示し、これらの構成部品は、この特定の実施
例では、全て単一の半導体チップ上に形成される。第２
図は、またＭＰＵ１５に対する入力と出力を示すが、こ
れらの多くは当業者にとって周知であり、ここでは詳述
しない。ここで論じるＭＰＵ１５の主要部品は、ＣＰＵ
１７と複合規格オン・スクリーン表示（Ｏ３Ｄ）回路２
０である。
第３図は、複合規格Ｏ８Ｄ回路２０のブロック図をより
詳細に示す。回路２０は、フェーズ・ロックド・ループ
（ＰＬＬ）２１．システム／モード検出回路２２．水平
カウンタ２４．垂直カウンタ２５．水平位置遅延回路２
６．垂直位置遅延回路２７．６４文字のＲＯＭ２８．お
よびＭＰＵインタフェース３０を有する。ＰＬＬ２１は
、受信した全ての規格のテレビ信号に対してＯ８Ｄ回路
２０を同期させるために使用する。本実施例において、
受信したテレビ信号の水平フライバック・パルス部分の
立ち上がり端は、ＰＬＬ２１を受信したテレビ信号に同
期させるために使用する。水平フライバック・パルスは
、またシステム／モード検出回路２２に印加される。Ｐ
ＬＬ２１からの出力信号は、水平カウンタ２４．垂直カ
ウンタ２５、および水平位置遅延回路２６に与えられる
。
詳細に示す。回路２０は、フェーズ・ロックド・ループ
（ＰＬＬ）２１．システム／モード検出回路２２．水平
カウンタ２４．垂直カウンタ２５．水平位置遅延回路２
６．垂直位置遅延回路２７．６４文字のＲＯＭ２８．お
よびＭＰＵインタフェース３０を有する。ＰＬＬ２１は
、受信した全ての規格のテレビ信号に対してＯ８Ｄ回路
２０を同期させるために使用する。本実施例において、
受信したテレビ信号の水平フライバック・パルス部分の
立ち上がり端は、ＰＬＬ２１を受信したテレビ信号に同
期させるために使用する。水平フライバック・パルスは
、またシステム／モード検出回路２２に印加される。Ｐ
ＬＬ２１からの出力信号は、水平カウンタ２４．垂直カ
ウンタ２５、および水平位置遅延回路２６に与えられる
。
システム／モード検出回路２２は、ＰＬＬ２１゜水平位
置遅延回路２６．水平カウンタ２４．垂直カウンタ２５
．およびＭＰＵインタフェース３０にフラグを供給する
。水平カウンタ２４は、水平位置遅延回路２６とＭＰＵ
インタフェース３０に出力信号を与える。垂直カウンタ
２５はＲＯＭ２８およびＭＰＵインタフェース３０に出
力信号を与える。垂直位置遅延回路２７は標準テレビ信
号から垂直フライバック・パルスを受信し、システム／
モード検出回路２２および垂直カウンタ２５に出力信号
を与える。ＲＯＭ２８はＭＰＵインタフェース３０から
信号を受信し、Ｏ３Ｄ回路２０の残りの部分（図示せず
〉に信号を与え、所定のオン・スクリーン表示を発生す
る。
置遅延回路２６．水平カウンタ２４．垂直カウンタ２５
．およびＭＰＵインタフェース３０にフラグを供給する
。水平カウンタ２４は、水平位置遅延回路２６とＭＰＵ
インタフェース３０に出力信号を与える。垂直カウンタ
２５はＲＯＭ２８およびＭＰＵインタフェース３０に出
力信号を与える。垂直位置遅延回路２７は標準テレビ信
号から垂直フライバック・パルスを受信し、システム／
モード検出回路２２および垂直カウンタ２５に出力信号
を与える。ＲＯＭ２８はＭＰＵインタフェース３０から
信号を受信し、Ｏ３Ｄ回路２０の残りの部分（図示せず
〉に信号を与え、所定のオン・スクリーン表示を発生す
る。
第４図は、ＰＬＬ２１を示し、本実施例においてこれは
、電圧制御発振器（ＶＣＯ）３５．分周器３７２位相比
較器３９．オフセット回路４０゜ならびに位相比較器３
９および垂直カウンタ２５に選択した信号をゲートする
２つのゲート４２゜４３を有する。ＶＣＯ３５は出力４
５を有し、これは本実施例では、水平カウンタ２４Ｉ３
よび分周器３７に約１４ＭＨ２の信号を与える。分周器
３７は２つの出力信号を導出し、これらはそれぞれ約１
５ＫＨ２と３１ＫＨｚである。これらの２つの出力信号
は、ゲート４２の入力へ直接に、ＡＮＤゲートとインバ
ータを介してゲート４３の入力に供給される。ＭＯＤＥ
ＦＬＡＧ、Ｂよびその反転したものは、システム／
モード検出回路２２からゲート４３へ与えられ、除算器
３７からの１５ＫＨｚの信号または３１ＫＨｚの信号の
いずれかを選択するために使用される。ゲート４３から
の選択された信号は、位相比較器３９の第１入力端子５
０に与えられ、またクロックすなわち同期信号として出
力端子５１にも与えられ、この出力端子は垂直カウンタ
２５およびＭＰリインタフエース３０に接続される。水
平フライバック・パルスは、位相比較器３９の第２入力
端子５２に与えられ、２つの入力信号の位相が比較され
る。位相誤差は位相比較器３９の出力に制御信号として
現れ、ＶＣＯ３５の出力周波数を制御するためにこれの
制御入力に与えられる。ＰＬＬのロック動作のため、本
装置は、複合規格テレビ信号のいずれに対してもロック
し、また本装置は、ＶＣＲ。
、電圧制御発振器（ＶＣＯ）３５．分周器３７２位相比
較器３９．オフセット回路４０゜ならびに位相比較器３
９および垂直カウンタ２５に選択した信号をゲートする
２つのゲート４２゜４３を有する。ＶＣＯ３５は出力４
５を有し、これは本実施例では、水平カウンタ２４Ｉ３
よび分周器３７に約１４ＭＨ２の信号を与える。分周器
３７は２つの出力信号を導出し、これらはそれぞれ約１
５ＫＨ２と３１ＫＨｚである。これらの２つの出力信号
は、ゲート４２の入力へ直接に、ＡＮＤゲートとインバ
ータを介してゲート４３の入力に供給される。ＭＯＤＥ
ＦＬＡＧ、Ｂよびその反転したものは、システム／
モード検出回路２２からゲート４３へ与えられ、除算器
３７からの１５ＫＨｚの信号または３１ＫＨｚの信号の
いずれかを選択するために使用される。ゲート４３から
の選択された信号は、位相比較器３９の第１入力端子５
０に与えられ、またクロックすなわち同期信号として出
力端子５１にも与えられ、この出力端子は垂直カウンタ
２５およびＭＰリインタフエース３０に接続される。水
平フライバック・パルスは、位相比較器３９の第２入力
端子５２に与えられ、２つの入力信号の位相が比較され
る。位相誤差は位相比較器３９の出力に制御信号として
現れ、ＶＣＯ３５の出力周波数を制御するためにこれの
制御入力に与えられる。ＰＬＬのロック動作のため、本
装置は、複合規格テレビ信号のいずれに対してもロック
し、また本装置は、ＶＣＲ。
ＶＴＲ，レーザデスク、ＴＶゲーム、パソコン等からの
全ての非規格ビデオ信号にも同期する能力を有する。
全ての非規格ビデオ信号にも同期する能力を有する。
１つの実施例において、ＲＣＡ社から販売されているロ
Ｃ４０４６デジタル位相検出器■が位相比較器３９とし
て使用される。この検出器は２つの入力パルスの立ち上
がり端を比較し、位相差パルスを発生し、このパルスは
、フィルタをかけられた後、各水平周期毎にＶＣＯ３５
の出力周波数を修正するため、ＶＣＯ３５の制御入力に
入力される。もし２つの入力パルスが同じ周波数と位相
であれば、これら両方の入力パルスの立ち上がり端は重
畳される。実際は、両方の立ち上がり端が重畳した場合
、両方の入力パルスの位相のジッタが生じ、この領域は
デジタル位相検出器の不感帯と呼ばれる。位相のジッタ
は、出力パルスの位相極性が連続的に反転するため、２
つのパルスの立ち上がり端が重畳する場合に生じる。オ
ンスクリーン表示上での位相反転の結果、文字が異なっ
た場所に分離される。理想的には位相検出器は、不感帯
の一端または他端上のアナログ領域で動作すべきである
。
Ｃ４０４６デジタル位相検出器■が位相比較器３９とし
て使用される。この検出器は２つの入力パルスの立ち上
がり端を比較し、位相差パルスを発生し、このパルスは
、フィルタをかけられた後、各水平周期毎にＶＣＯ３５
の出力周波数を修正するため、ＶＣＯ３５の制御入力に
入力される。もし２つの入力パルスが同じ周波数と位相
であれば、これら両方の入力パルスの立ち上がり端は重
畳される。実際は、両方の立ち上がり端が重畳した場合
、両方の入力パルスの位相のジッタが生じ、この領域は
デジタル位相検出器の不感帯と呼ばれる。位相のジッタ
は、出力パルスの位相極性が連続的に反転するため、２
つのパルスの立ち上がり端が重畳する場合に生じる。オ
ンスクリーン表示上での位相反転の結果、文字が異なっ
た場所に分離される。理想的には位相検出器は、不感帯
の一端または他端上のアナログ領域で動作すべきである
。
この問題を解決するため、オフセット回路４０がＶＣＯ
３５の制御入力に取り付けられる。理想的には、これは
ＰＬＬの出力またはＣＯ入力に接続された電流発生器で
あるべきであるが、この特定の実施例では、オフセット
回路４０は実質的に定電流源を有し、これは電源に接続
された高抵抗器である。ＶＣＯ３５の制御入力に適切な
直流電流値、例えば３マイクロアンペアを与えることに
よって、入力端子５２に与えられる入力パルスは、入力
端子５０に与えられる入力パルスに対し常に４．５マイ
クロ秒遅延される。これは両方の立ち上がり端を不感帯
から遠ざけ、全ての文字からジッタが消える。与えられ
た電流の大きさは、入力端子５２に与えられたパルスに
対して入力端子５０に与えられたパルスにオフセットを
与え、電流が与えられる場合、位相比較器３つから負の
出力パルスが導出され、電流の供給が減少する場合、正
のパルスが導出される（端子５０上のパルスは端子５２
上のパルスよりも遅れる〉。入力される電流が増加すれ
ばするほど（または減少すればするほど〉、負（または
正の）パルスは広くなる。また、ＶＣＯ３５の制御入力
に与えられる電流の大きさは、テレビ画面上の文字表示
の中心を変化させる。本実施例の場合、負のパルスが４
．５マイクロ秒であると、最良の結果の得られることが
分かった。
３５の制御入力に取り付けられる。理想的には、これは
ＰＬＬの出力またはＣＯ入力に接続された電流発生器で
あるべきであるが、この特定の実施例では、オフセット
回路４０は実質的に定電流源を有し、これは電源に接続
された高抵抗器である。ＶＣＯ３５の制御入力に適切な
直流電流値、例えば３マイクロアンペアを与えることに
よって、入力端子５２に与えられる入力パルスは、入力
端子５０に与えられる入力パルスに対し常に４．５マイ
クロ秒遅延される。これは両方の立ち上がり端を不感帯
から遠ざけ、全ての文字からジッタが消える。与えられ
た電流の大きさは、入力端子５２に与えられたパルスに
対して入力端子５０に与えられたパルスにオフセットを
与え、電流が与えられる場合、位相比較器３つから負の
出力パルスが導出され、電流の供給が減少する場合、正
のパルスが導出される（端子５０上のパルスは端子５２
上のパルスよりも遅れる〉。入力される電流が増加すれ
ばするほど（または減少すればするほど〉、負（または
正の）パルスは広くなる。また、ＶＣＯ３５の制御入力
に与えられる電流の大きさは、テレビ画面上の文字表示
の中心を変化させる。本実施例の場合、負のパルスが４
．５マイクロ秒であると、最良の結果の得られることが
分かった。
分周器３７は、１６で分周を行うセクション５５．１４
で分局を行うセクション５６、および２と４で分周を行
うセクション５７を有する。セクション５７は２つの出
力端子６０．６１を有し、それぞれの端子に約１５ＫＨ
ｚと３１ＫＨ２の出力信号が出力される。ゲート４２は
、このゲートに立てたＳＹＳＴＥＭ ＦＬＡＧ２（デ
ジタルの１またはＯ）に応答して２つの出力信号の１つ
を選択し、垂直カウンタ２５に選択した信号を与える。
で分局を行うセクション５６、および２と４で分周を行
うセクション５７を有する。セクション５７は２つの出
力端子６０．６１を有し、それぞれの端子に約１５ＫＨ
ｚと３１ＫＨ２の出力信号が出力される。ゲート４２は
、このゲートに立てたＳＹＳＴＥＭ ＦＬＡＧ２（デ
ジタルの１またはＯ）に応答して２つの出力信号の１つ
を選択し、垂直カウンタ２５に選択した信号を与える。
ゲート４３は、このゲートに立てたＭＯＤＥＦＬＡＧま
たは反転ＭＯＤＥ ＦｔＡＧに応答して２つの出力信
号の１つを選択し、位相比較器３９の入力５０および水
平カウンタ２４に選択した信号を与える。
たは反転ＭＯＤＥ ＦｔＡＧに応答して２つの出力信
号の１つを選択し、位相比較器３９の入力５０および水
平カウンタ２４に選択した信号を与える。
第５図は、システム／モード検出回路２２の詳細ブロッ
ク図を示す。回路２２の基本的な概念は、垂直周波数を
得るために連続する垂直フライバック・パルス間の水平
線の本数を数えることと、水平周波数を得るために連続
する水平フライバック・パルス間の水平線の長さを固定
周波数によって測定することである。水平線をカウント
するため受信信号中の水平フライバック・パルスが３つ
のセクション６６．６７．６８をそれぞれ有するカウン
タ６５のクロック入力に与えられる。セクション６６は
、水平フライバック・パルスを１６で分周し、セクショ
ン６７はこれを４と８と１６で分周し、セクション６８
はこれを２と４で分局する。セクション６７および６８
の種々の出力は、論理回路７０に供給され、この回路は
第１表に掲げたウィンドの内いずれが数えた本数の走査
線を有するかを決定する。
ク図を示す。回路２２の基本的な概念は、垂直周波数を
得るために連続する垂直フライバック・パルス間の水平
線の本数を数えることと、水平周波数を得るために連続
する水平フライバック・パルス間の水平線の長さを固定
周波数によって測定することである。水平線をカウント
するため受信信号中の水平フライバック・パルスが３つ
のセクション６６．６７．６８をそれぞれ有するカウン
タ６５のクロック入力に与えられる。セクション６６は
、水平フライバック・パルスを１６で分周し、セクショ
ン６７はこれを４と８と１６で分周し、セクション６８
はこれを２と４で分局する。セクション６７および６８
の種々の出力は、論理回路７０に供給され、この回路は
第１表に掲げたウィンドの内いずれが数えた本数の走査
線を有するかを決定する。
第１表
論理回路７０からの出力パルスは、１段のカウンタ７２
に与えられ、このカウンタ７２は、もしラインの本数が
１９２ないし２８８ （１５に／６０ロ２〉の間であれ
ば、出力を供給しない。カウンタ７２は、もしラインの
本数が２８８ないし４１６ （１５に１５０Ｈｚまたは
３１．に／１００臼２）の間であれば、フリップフロッ
プ７３に出力を与える。カウンタ７２は、もしラインの
本数が４１６ないし５７６−（３１に／６０Ｈｚ）の間
であれば、フリップ・フロップ７４に出力を与える。ざ
らに、カウンタ７２は、もしラインの本数が５７６ない
し７０４ （３１に１５０Ｈｚ）の間であれば、フリッ
プ・フロップ７３とフリップ・フロップ７４の両方に出
力を与える。
に与えられ、このカウンタ７２は、もしラインの本数が
１９２ないし２８８ （１５に／６０ロ２〉の間であれ
ば、出力を供給しない。カウンタ７２は、もしラインの
本数が２８８ないし４１６ （１５に１５０Ｈｚまたは
３１．に／１００臼２）の間であれば、フリップフロッ
プ７３に出力を与える。カウンタ７２は、もしラインの
本数が４１６ないし５７６−（３１に／６０Ｈｚ）の間
であれば、フリップ・フロップ７４に出力を与える。ざ
らに、カウンタ７２は、もしラインの本数が５７６ない
し７０４ （３１に１５０Ｈｚ）の間であれば、フリッ
プ・フロップ７３とフリップ・フロップ７４の両方に出
力を与える。
垂直フライバック・パルスは、入力端子７５に与えられ
、この端子はフリップ・フロップ７３゜７４のクロック
入力に接続されると共に、インバータを介しフリップ・
フロップ７６のクロック入力に接続される。これらのフ
リップ・フロップはパルスの立ち上がり端でクロックさ
れるので、垂直フライバック・パルスを反転することに
よって、フライバック時間の終了時点でフリップ・フロ
ップ７６がクロックされる。また、遅延した垂直フライ
バック・パルスは、カウントが表示の長さのみであるこ
とを保証するために使用してもよい。
、この端子はフリップ・フロップ７３゜７４のクロック
入力に接続されると共に、インバータを介しフリップ・
フロップ７６のクロック入力に接続される。これらのフ
リップ・フロップはパルスの立ち上がり端でクロックさ
れるので、垂直フライバック・パルスを反転することに
よって、フライバック時間の終了時点でフリップ・フロ
ップ７６がクロックされる。また、遅延した垂直フライ
バック・パルスは、カウントが表示の長さのみであるこ
とを保証するために使用してもよい。
フリップ・フロップ７６をクロックすることによって、
出力信号が導出されこの信号によってカウンタ６５のセ
クション６６．６７．６８およびカウンタ７２をリセッ
トする。したがって、これらのカウンタは第１の垂直フ
ライバック・パルスの終了時点でカウントを開始する。
出力信号が導出されこの信号によってカウンタ６５のセ
クション６６．６７．６８およびカウンタ７２をリセッ
トする。したがって、これらのカウンタは第１の垂直フ
ライバック・パルスの終了時点でカウントを開始する。
第２の連続する垂直フライバック・パルスが端子７５に
与えられる場合、このパルスの立ち上がり端によって、
カウンタ７２からの出力信号はカウンタ７２からフリッ
プ・フロップ７３．７４にクロックされる。もしカウン
タ７２からの出力信号がフリップ・フロップ７３にクロ
ックされると、反転システム・フラグ１が出力端子７７
に与えられる。もしカウンタ７２からの出カイ言号がフ
リップ・フロップ７４にクロックされると、信号がＮＯ
Ｒゲート７８の１つの入力に与えられる。第２垂直フラ
イバック・パルスの立ち下がり端によって、フリップ・
フロップ７６が切り替えられ、これによって、フリップ
・フロップ７６の反転出力はフリップ・フロップ７６お
よびフリップ・フロップ８０をリセットする。フリップ
・フロップ８０は、ＡＮＤゲートを介しカウンタ６５の
セクション６７の８と１６出力に接続され、カウントし
た水平線の本数が１９２未満である場合に信号を発生す
る。第１表で説明したように、この低いカウント数はラ
インの本数が異状であることを示す。フリップ・フロッ
プ８０からの信号は、第２垂直フライバック・パルスの
立ち上り端によってフリップ・フロップ８１にクロック
され、フリップ・フロップ８１はブランキング信号を出
力端子８２に出力し、このブランキング信号はカラー・
デコーダ１３に与えられる（第１図参照）。
与えられる場合、このパルスの立ち上がり端によって、
カウンタ７２からの出力信号はカウンタ７２からフリッ
プ・フロップ７３．７４にクロックされる。もしカウン
タ７２からの出力信号がフリップ・フロップ７３にクロ
ックされると、反転システム・フラグ１が出力端子７７
に与えられる。もしカウンタ７２からの出カイ言号がフ
リップ・フロップ７４にクロックされると、信号がＮＯ
Ｒゲート７８の１つの入力に与えられる。第２垂直フラ
イバック・パルスの立ち下がり端によって、フリップ・
フロップ７６が切り替えられ、これによって、フリップ
・フロップ７６の反転出力はフリップ・フロップ７６お
よびフリップ・フロップ８０をリセットする。フリップ
・フロップ８０は、ＡＮＤゲートを介しカウンタ６５の
セクション６７の８と１６出力に接続され、カウントし
た水平線の本数が１９２未満である場合に信号を発生す
る。第１表で説明したように、この低いカウント数はラ
インの本数が異状であることを示す。フリップ・フロッ
プ８０からの信号は、第２垂直フライバック・パルスの
立ち上り端によってフリップ・フロップ８１にクロック
され、フリップ・フロップ８１はブランキング信号を出
力端子８２に出力し、このブランキング信号はカラー・
デコーダ１３に与えられる（第１図参照）。
水平周波数を測定するため、本実施例ではＣＰＬ１１７
から出力される固定周波数である４ＭＨ２のクロック信
号が、２段カウンタ８５ （９６で分周された）のクロ
ック入力に与えられる。信号口Ｆ−ＥＤＧＥは、フリッ
プ・フロップ（図示せず）を水平フライバック・パルス
でクロックすることによって発生され、カウンタ８５を
リセットするのに使用され、その結果、これは第１フラ
イバック・パルスでカウントを開始する。カウンタ８５
の出力はフリップ・フロップ８６のクロック入力に与え
られ（２で分周される）、このフリップ・フロップ８６
は反転ＨＦ−ＥＤＧＥパルスによってリセットされる。
から出力される固定周波数である４ＭＨ２のクロック信
号が、２段カウンタ８５ （９６で分周された）のクロ
ック入力に与えられる。信号口Ｆ−ＥＤＧＥは、フリッ
プ・フロップ（図示せず）を水平フライバック・パルス
でクロックすることによって発生され、カウンタ８５を
リセットするのに使用され、その結果、これは第１フラ
イバック・パルスでカウントを開始する。カウンタ８５
の出力はフリップ・フロップ８６のクロック入力に与え
られ（２で分周される）、このフリップ・フロップ８６
は反転ＨＦ−ＥＤＧＥパルスによってリセットされる。
フリップ・フロップ８６の出力はフリップ・フロップ８
７の入力に与えられ、このフリップ・フロップ８７（よ
水平フライバック・パルスの立ち上がり端によってクロ
ックされる。
７の入力に与えられ、このフリップ・フロップ８７（よ
水平フライバック・パルスの立ち上がり端によってクロ
ックされる。
フリップ・フロップ８７の出力はＭＯＤＥ ＦＬＡＧ
であり、これは、ＰＬＬ２１および水平カウンタ２４に
接続される出力端子９０に与えられる。
であり、これは、ＰＬＬ２１および水平カウンタ２４に
接続される出力端子９０に与えられる。
フリップ・フロップ８７の反転出力はＮＯＲゲート７８
の第２人力に接続され、このゲートの出力はＳＹＳＴＥ
Ｍ ＦＬＡＧ２であり、これは出力端子９１に与えら
れ、この端子はＰＬＬ２１に接続される。本実施例では
、ＳＹＳＴＥＭ ＦＬＡＧ２は通常デジタルしすなわ
ちＯ信号であり、ヨーロッパの１００Ｈ７のテレビ信号
が受信された場合のみ、目すなわち１になる。水平周波
数が２０ＫＨ２未満のテレビ信号を受信した場合、ＭＯ
ＤＥ ＦＬＡＧはしすなわち○となり、これは、水平
周波数が２１ＫＨ２より高いテレビ信号を受信した場合
、■すなわち１になる。受信したテレビ信号の垂直周波
数が６０Ｈ２である場合、５ＹＳＴ、ＥＭ ＦＬＡＧ
ＩはしすなわちＯとなり、垂直周波数が５０口２または
１００日２の場合、これは口すなわち１になる。
の第２人力に接続され、このゲートの出力はＳＹＳＴＥ
Ｍ ＦＬＡＧ２であり、これは出力端子９１に与えら
れ、この端子はＰＬＬ２１に接続される。本実施例では
、ＳＹＳＴＥＭ ＦＬＡＧ２は通常デジタルしすなわ
ちＯ信号であり、ヨーロッパの１００Ｈ７のテレビ信号
が受信された場合のみ、目すなわち１になる。水平周波
数が２０ＫＨ２未満のテレビ信号を受信した場合、ＭＯ
ＤＥ ＦＬＡＧはしすなわち○となり、これは、水平
周波数が２１ＫＨ２より高いテレビ信号を受信した場合
、■すなわち１になる。受信したテレビ信号の垂直周波
数が６０Ｈ２である場合、５ＹＳＴ、ＥＭ ＦＬＡＧ
ＩはしすなわちＯとなり、垂直周波数が５０口２または
１００日２の場合、これは口すなわち１になる。
第２表は、異なるシステム周波数に対応する各ＦＬＡＧ
の関係を表す。
の関係を表す。
（以下余白）
第２表
したがって、システム／モード検出回路２２は、連続す
る垂直フライバック・パルスと各水平線によって表され
る水平周波数との間の水平線の数を正確に測定すること
によって、受信中の正確な複合規格テレビ信号を判定す
る。システム／モード検出回路２２は、正しいクロック
および（または〉同期周波数出力を発生するため、ＰＬ
Ｌ２１内の分周器を適切に選択する出力信号を発生する
。ＰＬＬ２１は受信した信号に同期され、ＰＬＬ内の位
相比較器によって通常引き起こされるジッタは全てＰＬ
Ｌ２１で除去される。Ｏ８Ｄはいずれの複合規格テレビ
信号でも動作するよう制御され、この回路は簡単である
ため、ＭＰＵと同じチップ上に組込み可能である。さら
に、Ｏ８ＤとＭＰりは同じチップ上にあるので、回路を
さらに節約することか可能である。例えば、２５バイト
の表示および制御用ＲＡＭ３０は、データ、文字の色、
背景の色、位置等を含む１本の水平線に必要な全ての情
報を含んでいる。表示発生するために各線が発生される
↓こしたかって、次のラインのためにＭＰＵから表示お
よび制御用ＲＡＭに新しい情報が移される。このように
して、ＭＰしに含まれるメモリと情報は、Ｏ３Ｄ中のハ
ードウェアを複製するよりも最大限に使用可能である。
る垂直フライバック・パルスと各水平線によって表され
る水平周波数との間の水平線の数を正確に測定すること
によって、受信中の正確な複合規格テレビ信号を判定す
る。システム／モード検出回路２２は、正しいクロック
および（または〉同期周波数出力を発生するため、ＰＬ
Ｌ２１内の分周器を適切に選択する出力信号を発生する
。ＰＬＬ２１は受信した信号に同期され、ＰＬＬ内の位
相比較器によって通常引き起こされるジッタは全てＰＬ
Ｌ２１で除去される。Ｏ８Ｄはいずれの複合規格テレビ
信号でも動作するよう制御され、この回路は簡単である
ため、ＭＰＵと同じチップ上に組込み可能である。さら
に、Ｏ８ＤとＭＰりは同じチップ上にあるので、回路を
さらに節約することか可能である。例えば、２５バイト
の表示および制御用ＲＡＭ３０は、データ、文字の色、
背景の色、位置等を含む１本の水平線に必要な全ての情
報を含んでいる。表示発生するために各線が発生される
↓こしたかって、次のラインのためにＭＰＵから表示お
よび制御用ＲＡＭに新しい情報が移される。このように
して、ＭＰしに含まれるメモリと情報は、Ｏ３Ｄ中のハ
ードウェアを複製するよりも最大限に使用可能である。
本発明の特定の実施例を図示し説明したが、当業者は更
にこれらを変更または改良することができる。したがっ
て、本発明をここで示した特定の形態に限定するもので
はなく、添付の特許請求の範囲が本発明の精神と範囲を
逸脱しない全ての変形を包含することを意図する。
にこれらを変更または改良することができる。したがっ
て、本発明をここで示した特定の形態に限定するもので
はなく、添付の特許請求の範囲が本発明の精神と範囲を
逸脱しない全ての変形を包含することを意図する。
各図面を通して同一の符号は同一または相当の部品を表
す。
す。
第１図は、本発明を実施するテレビ受像機の概略ブロッ
ク図である。 第２図は、第１図に示す改良したマイクロプロセッサの
詳細ブロック図である。 第３図は、第２図のすＯ３Ｄ回路の詳細ブロック図であ
る。 第４図は、第３図のフェーズ・ロックド・ループの概略
ブロック図である。 第５図は、第３図の複合システム検出回路の概略ブロッ
ク図である。 １０・・・アンテナ、１１・・・同調回路、１２・・・
Ｉ「、１３・・・カラー・デコーダ、１４・・・ＣＲＴ
、１５・・・マイクロプロセッサ、１６・・・リモコン
装置、１７・・・ＣＰＬＩ、２０・・・複合規格オン・
スクリーン表示、２１・・・フェーズ・ロックド・ルー
プ（ＰＬＬ）、２２・・・システム／モード検出回路、
２４・・・水平カウンタ、２５・・・垂直カウンタ、２
６・・・水平位置遅延回路、 ２７・・・垂直位置遅延回路、２８・・・文字ＲＯＭ、
３５・・・電圧制御発振器（ＶＣＯ）、３７・・・分周
器、３９・・・位相比較器、５５，５６．５７・・・分
周器、６５・・・カウンタ、７０・・・論理回路、７２
・・・カウンタ、７３．７４．７６．８０．８１゜８６
．８７・・・フリップ・フロップ、７８・・・ＮＯＲゲ
ート、８５・・・２段カウンタ。
ク図である。 第２図は、第１図に示す改良したマイクロプロセッサの
詳細ブロック図である。 第３図は、第２図のすＯ３Ｄ回路の詳細ブロック図であ
る。 第４図は、第３図のフェーズ・ロックド・ループの概略
ブロック図である。 第５図は、第３図の複合システム検出回路の概略ブロッ
ク図である。 １０・・・アンテナ、１１・・・同調回路、１２・・・
Ｉ「、１３・・・カラー・デコーダ、１４・・・ＣＲＴ
、１５・・・マイクロプロセッサ、１６・・・リモコン
装置、１７・・・ＣＰＬＩ、２０・・・複合規格オン・
スクリーン表示、２１・・・フェーズ・ロックド・ルー
プ（ＰＬＬ）、２２・・・システム／モード検出回路、
２４・・・水平カウンタ、２５・・・垂直カウンタ、２
６・・・水平位置遅延回路、 ２７・・・垂直位置遅延回路、２８・・・文字ＲＯＭ、
３５・・・電圧制御発振器（ＶＣＯ）、３７・・・分周
器、３９・・・位相比較器、５５，５６．５７・・・分
周器、６５・・・カウンタ、７０・・・論理回路、７２
・・・カウンタ、７３．７４．７６．８０．８１゜８６
．８７・・・フリップ・フロップ、７８・・・ＮＯＲゲ
ート、８５・・・２段カウンタ。
Claims (1)
- 【特許請求の範囲】 １、単一チップ上で相互に接続された複合規格オン・ス
クリーン表示回路を有するマイクロプロセッサによって
構成されるテレビ受像機。 ２、ＣＰＵを有するマイクロプロセッサ；および前記Ｃ
ＰＵに接続され、種々の規格で動作する前記複合規格オ
ン・スクリーン表示回路に使用され、複数の基準を与え
る複数の選択可能な出力信号を有するフェーズ・ロック
ド・ループを含む複合規格オン・スクリーン表示回路； によって構成されることを特徴とするテレビ受像機。 ３、複合規格オン・スクリーン表示回路は、前記受像機
によって受信された特定の規格を検出し、検出した特定
の規格に適した基準を発生するため、フェーズ・ロック
ド・ループに結合され、前記フェーズ・ロックド・ルー
プの出力信号のうち予め定める出力信号を選択する多重
システム検出回路を有することを特徴とする請求項２記
載のテレビ受像機。 ４、フェーズ・ロックド・ループは、制御入力を有する
電圧制御発振器と、前記電圧制御発振器の制御入力に結
合される出力端子を有する位相比較器と、前記電圧制御
発振器に結合され、前記複合規格オン・スクリーン表示
によって発生される表示のジッタを減少させるため、前
記電圧制御発振器の制御入力にオフセット電流を与える
オフセット手段とを含むことを特徴とする請求項２記載
のテレビ受像機。 ５、オフセット手段は、実質的に一定のＤＣオフセット
電流を与える電源に接続された抵抗を有することを特徴
とする請求項４記載のテレビ受像機。 ６、多重システム検出回路は、前記テレビ受像機によっ
て受信された特定の規格の一部を受信するように結合さ
れたカウンタ手段を有し、前記受信中の部分が特定の規
格の水平線を表し、前記カウンタが特定の規格の水平線
の本数を数え、特定の規格を表す出力信号を与えるよう
に構成されることを特徴とする請求項３記載のテレビ受
像機。 ７、多重システム検出回路は、固定周波数源を使用して
、２つの連続する垂直フライバック・パルス間の時間を
測定することによって水平走査周波数を決定する手段を
さらに含むことを特徴とする請求項６記載のテレビ受像
機。 ８、カウンタ手段によって受信される特定の規格の部分
が水平フライバック・パルスであり、カウンタ手段は、
少なくとも２つの連続する垂直フライバック・パルスを
受信するように接続され、１つの垂直フライバック・パ
ルスの終了時点で水平フライバック・パルスのカウント
を開始し、次の連続する垂直フライバック・パルスの開
始時点でこのカウントを終了するスイッチング手段をさ
らに含むことを特徴とする請求項６記載のテレビ受像機
。 ９、水平および垂直フライバック・パルスを有する複合
規格テレビ信号を受信するテレビ受像機において、前記
受像機は： マイクロプロセッサ；および 水平フライバック・パルスを受信しカウントしてこれに
応答して出力信号を発生するように接続されたカウンタ
と、前記カウンタをリセットするために接続された出力
端子および垂直フライバック・パルスの１つを受信する
ように接続された反転入力端子を有し、前記垂直フライ
バック・パルスの立ち下がり端に応答して出力信号を発
生する第１双安定回路と、前記カウンタからの出力信号
を受信するように接続されると共に連続する第２垂直フ
ライバック・パルスの立ち上がり端を与えることによっ
て前記カウンタ内に前記出力信号がクロックされるよう
に接続された入力端子を有する第２双安定回路を含む複
合規格オン・スクリーン表示回路； によって構成されることを特徴とするテレビ受像機。 １０、カウンタは、受信したテレビ信号が垂直フライバ
ック・パルス間に０ないし１９２、１９２ないし２８８
、２８８ないし４１６、４１６ないし５７６、または５
７６ないし７０４水平線のウインドのいずれにあるかを
表す出力信号を発生する出力論理回路をさらに含むこと
を特徴とする請求項９記載のテレビ受像機。 １１、固定周波数信号を受信しかつカウントするために
接続された第２カウンタをさらに有し、前記第２カウン
タは第１水平フライバック・パルスに応答してカウント
を開始し、連続する第２水平フライバック・パルスに応
答してカウントを終了するようにさらに接続されること
を特徴とする請求項９記載のテレビ受像機。 １２、オン・スクリーン表示回路を有するテレビ受像機
において、複合規格テレビ信号を受信する方法は： テレビ信号を受信する段階； 受信された特定の規格を判定するために受信した信号の
フィールド当たりの水平線と各線の時間長を検出するス
テップ；および 受信した信号に同期し、受信した信号の規格に対して適
切に動作する信号を与えるためにオン・スクリーン表示
回路を調整するステップ； によって構成されることを特徴とする方法。 １３、前記調整ステップは、 その中で選択可能な除算器を有するフェーズ・ロックド
・ループを使用する段階、および受信した信号の部分に
同期する前記フェーズ・ロックド・ループから出力周波
数を発生するために、前記検出段階に応答して適切な除
算器を選択する段階をさらに有することを特徴とする請
求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US340,639 | 1989-04-20 | ||
| US07/340,639 US4962427A (en) | 1989-04-20 | 1989-04-20 | TV receiver including multistandard OSD |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340673A true JPH0340673A (ja) | 1991-02-21 |
| JP3120993B2 JP3120993B2 (ja) | 2000-12-25 |
Family
ID=23334306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02103261A Expired - Lifetime JP3120993B2 (ja) | 1989-04-20 | 1990-04-20 | 複合規格オン・スクリーン表示を有する映像制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4962427A (ja) |
| EP (1) | EP0393352B1 (ja) |
| JP (1) | JP3120993B2 (ja) |
| KR (1) | KR0146283B1 (ja) |
| DE (1) | DE69033160T2 (ja) |
| SG (1) | SG67898A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057338A (ja) * | 1991-06-26 | 1993-01-14 | Rohm Co Ltd | 映像処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR950011528B1 (ko) * | 1992-08-03 | 1995-10-05 | 엘지전자주식회사 | 영상신호의 천이영역 강조장치와 강조 제어방법 |
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