JPH057338A

JPH057338A - 映像処理装置

Info

Publication number: JPH057338A
Application number: JP3181763A
Authority: JP
Inventors: Kunihiro Tsutsumi; 国弘堤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1993-01-14
Anticipated expiration: 2013-05-13
Also published as: JP2750786B2

Abstract

(57)【要約】【目的】タイトル挿入機能を有しながらも、消費電力が
節約できる映像表示装置を提供する。【構成】マイクロプロセッサからのコマンドを受けて、
ＭＰＵインターフェイス９２が停止信号Ｓを生成し保持
し、この信号Ｓをメモリ制御回路９１，発振回路９６，
水平アドレスカウンタ回路９３，垂直アドレスカウンタ
回路９４へ出力する。この信号Ｓにより各回路は動作を
停止し、消費電力を節約する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像処理装置に関
し、詳しくは、タイトル画を一般の映像に合成して記録
（モニタ，表示）する一体型ビデオカメラ等の映像処理
装置に関するものである。

【０００２】

【従来の技術】図４は、映像処理装置の具体例としての
一体型ビデオカメラ１０のタイトル制御回路８８を中心
とするブロック図である。ビデオカメラ１０にて、タイ
トル画５０を、一般の画像６０に合成する方法として
は、主に２種類の方法が実用に供されている。第１の方
法は、画像６０を記録回路２０にてビデオテープに記録
し、そのビデオテープを巻戻して再生し、画像６０の再
生画像を確認しながらタイトル画５０を撮影し、画像６
０にタイトル画５０を合成するものである。この方法
は、撮影し記録された内容の確認の後、適切なタイトル
画を任意のタイミングにスーパーインポーズして編集す
ることができるという長所をもつが、現在のところコス
トが高いので、マニア向けの装置に限定されている。

【０００３】第２の方法は、先に、タイトル画５０を撮
影し、静止画としてデジタル化して、一旦ＳＲＡＭ３０
に記憶しておき、後に、画像６０を撮影しているとき
に、撮影者からの指示により、ＳＲＡＭ３０に記憶され
ているタイトル画を読出し、画像６０にスーパーインポ
ーズして記録するものである。この方法は、編集の自由
度は落ちるが、コストがあまり掛からないので、一般ユ
ーザ向けの装置のほとんどのものに普及しつつある。よ
って、以下の説明は、この第２の方法を採用しているビ
デオカメラを具体例にとって行う。このビデオカメラ１
０は、タイトル制御回路８８を有し、この回路８８の周
りに、ビデオカメラ全体を監視制御するマイクロプロセ
ッサ４０と、タイトル画５０を記憶するＳＲＡＭと、画
像６０にタイトル画５０を合成してビデオテープに記録
する記録回路２０等とを有する。

【０００４】先ず、図４のブロック図において、タイト
ル画５０をＳＲＡＭ３０に記憶する時の動作を説明す
る。タイトル画５０は、ビデオカメラ１０の撮像部（図
示せず）で撮られ、デジタル情報に変換されてタイトル
用入力信号Ｉとして、タイトル制御回路８８へ送出され
る。そこで、タイトル制御回路８８は、撮影者の操作に
応じたマイクロプロセッサ４０からのＭＰＵ信号Ｂに従
って指示を受け、タイトル用入力信号Ｉからアドレス信
号Ａおよびデータ信号Ｄを生成し、メモリ制御信号Ｍに
よってＳＲＡＭ３０を制御し、ＳＲＡＭ３０にタイトル
画５０を記憶させる。このように、タイトル画５０をＳ
ＲＡＭに記憶しておくことで、これ以後任意の時にタイ
トルを挿入することが可能となる。

【０００５】次に、画像６０の撮影中に、タイトル画５
０をスーパーインポーズする時の動作を説明する。画像
６０を撮影した信号（図示せず）が、記録回路２０に送
られてビデオテープに記録されている時に、撮影者がタ
イトル挿入スイッチを押すと、この操作に応じてマイク
ロプロセッサ４０が、タイトル画読出しの指示を、ＭＰ
Ｕ信号Ｂとして出力する。この指示を受けて、タイトル
制御回路８８は、画像６０を撮影した信号に同期して、
アドレス信号Ａを生成し、メモリ制御信号ＭによってＳ
ＲＡＭ３０を制御し、ＳＲＡＭ３０に記憶されているタ
イトル画５０のデータを、ＳＲＡＭ３０からデータ信号
Ｄとして読出し、このデータから復元し生成したタイト
ル用出力信号Ｇを、記録回路２０へ送出する。これを受
けて、記録回路２０は、この信号Ｇを画像６０の信号に
合成し、ビデオテープに記録する。

【０００６】図３はタイトル制御回路８８の構成を示す
ブロック図である。このタイトル制御回路は、発振回路
８６と、メモリ制御回路８１と、ＭＰＵ信号バッファー
８２と、水平アドレスカウンタ回路８３と、垂直アドレ
スカウンタ回路８４とを備えている。発振回路８６は、
コンデンサＣ１，Ｃ２とコイルＬ１とＮＯＴゲート（図
では同信号入力のＮＡＮＤゲート）８５によって構成さ
れ、水平方向の走査タイミングを定めるためのドットク
ロックＣを生成する。

【０００７】水平アドレスカウンタ回路８３は、図２
（ｂ）に詳細を示すように、カウンタ８３ａを有し、タ
イトル用入力信号Ｉに含まれている水平同期信号Ｈをカ
ウンタ８３ａのリセット信号入力端子ＲＳＴに受け、ド
ットクロックＣをカウンタ８３ａのクロック信号入力端
子ＣＬＫに受け、水平同期信号Ｈに同期してカウントを
開始し、その後のドットクロックＣをカウントして、ア
ドレス信号Ａの一部を構成する水平アドレスＱを生成す
る。垂直アドレスカウンタ回路８４は、図２（ｂ）に詳
細を示すように、カウンタ８４ａを有し、タイトル用入
力信号Ｉに含まれている垂直同期信号Ｖをカウンタ８４
ａのリセット信号入力端子ＲＳＴに受け、水平同期信号
Ｈをカウンタ８４ａのクロック信号入力端子ＣＬＫに受
け、垂直同期信号Ｖに同期してカウントを開始し、その
後の水平同期信号Ｈをカウントして、垂直アドレスＰを
生成する。この垂直アドレスＰと前記水平アドレスＱと
から構成されるアドレス信号Ａは、ＳＲＡＭ３０へ出力
され、これをＳＲＡＭ３０が受け取ることで、ＳＲＡＭ
３０内のアクセスすべき記憶領域が指定される。

【０００８】ＭＰＵ信号バッファー８２は、マイクロプ
ロセッサ４０からのＭＰＵ信号Ｂを受け、ノイズ低減や
駆動能力付与のためにそれを再生成し、タイトラ制御信
号Ｅとして、メモリ制御回路８１に送るものである。こ
のようにＭＰＵ信号バッファー８２を介することで、マ
イクロプロセッサ４０は、タイトル制御回路８８に、タ
イトル画５０をＳＲＡＭ３０に記憶することやＳＲＡＭ
３０から読出すことを指示することができる。

【０００９】メモリ制御回路８１は、水平アドレスＱと
タイトル用入力信号Ｉに含まれる垂直同期信号Ｖおよび
水平同期信号Ｈとを受けて自身の動作タイミングを決定
する。そして、タイトラ制御信号Ｅを受け、この信号Ｅ
を介したマイクロプロセッサ４０からの指示がタイトル
画５０をＳＲＡＭ３０に記憶することであれば、タイト
ル用入力信号Ｉに含まれるタイトル画信号Ｔを入力し、
この信号ＴをＳＲＡＭ３０に適する形のデータに変換し
てデータ信号Ｄとして出力し、メモリ制御信号Ｍによっ
てＳＲＡＭ３０を制御し、タイトル画５０のデータを記
憶させる。信号Ｅを介したマイクロプロセッサ４０から
の指示がタイトル画５０をＳＲＡＭ３０から読出すこと
であれば、メモリ制御信号ＭによってＳＲＡＭ３０を制
御し、記憶されているタイトル画５０のデータをデータ
信号Ｄとして読出す。この読み出した信号からタイトル
画５０のデータを記録回路２０に適した形のデータに変
換し、タイトル用出力信号Ｇを生成して出力する。ここ
で、タイトル用出力信号Ｇには、タイトル画５０のパタ
ーン情報やこれに付随する色情報、さらに、タイトル画
５０のパターンに対する縁どりパターン等が含まれる。
垂直アドレスＰと水平アドレスＱが、画像６０を撮影し
た信号の垂直同期信号Ｖおよび水平同期信号Ｈに同期し
て生成され、これらのアドレスを用いてＳＲＡＭ３０が
アクセスされるので、タイトル画５０は画像６０に同期
して記録回路２０へ送られ合成されてビデオテープに記
録される。

【００１０】なお、データ信号Ｄは、前述のように、メ
モリ制御回路８１からＳＲＡＭ３０へデータを送る場合
と逆にＳＲＡＭ３０からメモリ制御回路８１へ送る場合
とがあり、メモリ制御回路８１とＳＲＡＭ３０双方から
ドライブされるので、スリーステート（トライステー
ト）バッファーにてドライブし、電源Ｖccからプルアッ
プ抵抗Ｒを介して信号駆動電流を受けるように構成され
ている。

【００１１】

【発明が解決しようとする課題】前述したように、ビデ
オカメラ等においては、タイトル画を一般画像にスーパ
ーインポーズするタイトル画挿入機能が急速に普及しつ
つある。一方、一体型ビデオカメラ等のように駆動用電
源の供給源としてバッテリーを用いる装置にあっては、
限られた電力を有効に利用するために、回路における消
費電力を削減することが重要である。しかし、新しい機
能のために回路を追加すれば、消費電力が増加するのが
道理であり、機能追加と低消費電力を両立させるのは困
難である。さらに、新しい機能のために一部の回路を変
更すれば、回路の配線基板も変更になるという問題点も
ある。この発明の目的は、このような従来技術の問題点
を解決するためのものであって、タイトル画挿入機能を
担うタイトル制御回路およびＳＲＡＭ等を回路に追加し
ながらも、消費電力がほとんど増加しないで、しかも配
線基板を変えずに機能拡張に対応できる回路を有する映
像処理装置を提供するものである。

【００１２】

【課題を解決するための手段】この目的を達成するため
のこの発明の映像表示装置の構成は、マイクロプロセッ
サからの信号をＭＰＵ信号バッファーに代わってＭＰＵ
インターフェイスが受け、ＭＰＵインターフェイスが停
止信号をタイトル制御回路のメモリ制御回路や発振回
路，水平アドレスカウンタ回路，垂直アドレスカウンタ
回路へ送出するものである。この発明のＭＰＵインター
フェイスは、マイクロプロセッサからのＭＰＵ信号に従
ってコマンドを受け、このコマンドからタイトル制御回
路内で必要な制御信号を生成して保持し、マイクロプロ
セッサに代わってタイトル制御回路内の各回路へ出力す
るものである。この信号の一つとして、停止信号を生成
して保持し、マイクロプロセッサから停止信号を直接各
回路に送出する代わりに、保持している停止信号をタイ
トル制御回路のメモリ制御回路や発振回路，水平アドレ
スカウンタ回路，垂直アドレスカウンタ回路へ送出す
る。

【００１３】メモリ制御回路は、停止信号を受け、この
停止信号が有意の時、データ信号を出力状態にし、メモ
リ制御信号によってＳＲＡＭを制御し、ＳＲＡＭの状態
をスタンバイモードにしておく。発振回路は、ＮＯＴゲ
ートではなくＮＡＮＤゲートを用い、このＮＡＮＤゲー
トの第１の入力端子が受動素子の端子に接続されて発振
に要するループが構成される。そして、第２の入力端子
が停止信号を受け、出力端子からドットクロックを送出
するものである。垂直アドレスカウンタ回路は、クロッ
ク入力端子に水平同期信号を受け、リセット入力端子に
は垂直同期信号を直接受けるのではなく垂直同期信号と
前記停止信号との論理和を受け、カウンタの値を垂直ア
ドレスとして出力する。水平アドレスカウンタ回路は、
クロック入力端子にドットクロックを受け、リセット入
力端子には水平同期信号を直接受けるのではなく水平同
期信号と前記停止信号との論理和を受け、カウンタの値
を水平アドレスとして出力するものである。前記ＭＰＵ
インターフェイスおよび前記メモリ制御回路，前記発振
回路のゲート素子，前記水平アドレスカウンタ回路，前
記垂直アドレスカウンタ回路の全てが１つのＩＣ（タイ
トル制御ＩＣ）に集約されている。

【００１４】

【作用】以上のような構成によれば、装置が動作中であ
っても、タイトル挿入機能を使用しない時は、この機能
を担う回路が、ほとんど電力を消費しないことを以下に
示す。メモリ制御回路とこれにより制御されるＳＲＡＭ
においては、タイトル挿入機能を使用しない時はＳＲＡ
Ｍのデータを必要としないから、有意の停止信号を受け
ると、メモリ制御信号に含まれるチップセレクトを介し
てメモリ制御回路がＳＲＡＭを制御し、ＳＲＡＭの状態
をスタンバイモードにする。そうすると、汎用のＣＭＯ
ＳのＳＲＡＭを一例にすると、動作時５０ｍＡの消費電
力を２０μＡに削減することができる。さらに、このと
きメモリ制御回路がデータ信号を出力している状態に設
定することで、データ信号の信号線が何時でもメモリ制
御回路あるいはＳＲＡＭにより必ず駆動されている状態
になっている。これにより、データ信号線がオープン状
態となることはなく、オープン状態によってノイズを拾
い、このノイズによってＳＲＡＭが破壊される、という
危険がなくなる。したがって、プルアップ抵抗Ｒを省く
ことが可能となり、この抵抗で消費されていた電力が節
約できる。しかも、素子が減るので、コストも下がる。

【００１５】発振回路においては、発振に要する信号ル
ープ内にＮＡＮＤゲートを用い、ＮＡＮＤゲートの第１
の入力端子に前記信号ループをなす信号を受け、このＮ
ＡＮＤゲートの第２の入力端子に停止信号を受けている
が、停止信号が有意でない時は従来通りに発振をし、ド
ットクロックを生成する。しかし、ＮＡＮＤゲートの第
２の入力端子に受けている停止信号が有意の時は、ＮＡ
ＮＤゲートの出力値が固定される。このため、発振が停
止し、ＮＡＮＤゲートや発振回路内の寄生抵抗等によっ
て消費される電力が節約できる。

【００１６】垂直アドレスカウンタ回路および水平アド
レスカウンタ回路においては、回路内のカウンタのリセ
ット入力端子に、停止信号と他の信号との論理和を受け
る構造としたことにより、停止信号が有意の間は、カウ
ンタがリセットされたままになり、カウント動作を行わ
ない。そこで、主にスイッチング時にしか電力を消費し
ないＣＭＯＳ素子を用いて回路を構成すれば、停止信号
を受けて動作停止中は、スイッチングもしないので、電
力をほとんど消費しない。

【００１７】また、停止信号を、例えばタイトル制御Ｉ
Ｃへのリセット信号として、マイクロプロセッサが直接
出力し、タイトル制御回路を制御することで、前述のよ
うな消費電力の節約を実現する方法もあるが、全体の回
路の配線基板を変える必要があり好ましくない。これに
対し、この発明にあっては、ＭＰＵインターフェイス
が、マイクロプロセッサからのコマンドを受け、マイク
ロプロセッサに代わって、停止信号を送出する。このよ
うに外部からの指示をコマンドにしたことで、ＩＣ化さ
れたタイトル制御回路を用いてタイトル挿入機能を担う
回路を構成する場合には、タイトル制御回路の変更を伴
う機能拡張を行っても、回路変更はタイトル制御ＩＣ内
部の変更ですみ、ピン配置等の互換性を有するＩＣで対
処できる。したがって、ソフトウエアの変更とＩＣの差
し替えのみによって、回路全体の配線基板を変えること
がなく、簡便に、この発明の消費電力節約のための改良
の如き機能拡張に対処可能な装置が実現できる。

【００１８】

【実施例】以下、この発明の一実施例について、図面を
参照して詳細に説明する。図１はこの発明の映像処理装
置の一実施例のタイトル制御回路９９のブロック図であ
り、従来例を示す図３に対応するものである。このタイ
トル制御回路９９は、発振回路９６と、メモリ制御回路
９１と、ＭＰＵインターフェイス９２と、水平アドレス
カウンタ回路９３と、垂直アドレスカウンタ回路９４と
を備えるものであり、発振回路９６のうち受動素子Ｃ
１，Ｃ２，Ｌ１によって構成される部分を除き、タイト
ル制御ＩＣ９０として集積されている。発振回路９６
は、コンデンサＣ１，Ｃ２とコイルＬ１とＮＡＮＤゲー
ト９５によって構成され、水平方向の走査タイミングを
定めるためのドットクロックＣを生成する。ＮＡＮＤゲ
ート９５の入力端子の一つには停止信号Ｓが接続され
て、この信号Ｓによって発振を停止することができるよ
うに構成されている。

【００１９】垂直アドレスカウンタ回路９３（水平アド
レスカウンタ回路９４）は、図２（ａ）に詳細を示すよ
うに、従来例の図２（ｂ）と異なり、カウンタ９３ａ
（９４ａ）のリセット信号入力端子ＲＳＴに、垂直同期
信号Ｖ（水平同期信号Ｈ）と停止信号Ｓとを入力とする
負論理ＯＲゲート９６の出力を受けるように構成されて
いる。このような構成を用いたことにより、負論理の停
止信号Ｓから値“Ｌ”を受けると、カウンタ９３ａ（９
４ａ）が動作を停止して、カウンタ９３ａ（９４ａ）で
の消費電力が節約される。

【００２０】ＭＰＵインターフェイス９２は、バスレシ
ーバ，バスドライバ，アドレスデコーダ，ラッチ，レジ
スタ等から構成される回路であって、マイクロプロセッ
サ４０からのＭＰＵ信号Ｂに従ってコマンドを受け、メ
モリ制御回路８１に送るタイトラ制御信号Ｅを生成する
他に、停止信号Ｓを生成し、保持し、この信号Ｓをメモ
リ制御回路９１，発振回路９６，水平アドレスカウンタ
回路９３，垂直アドレスカウンタ回路９４へ出力する。
この信号Ｓにより各回路は消費電力を節約する状態にな
る。

【００２１】メモリ制御回路９１がデータ信号Ｄをきめ
細かく駆動して、メモリ制御回路９１とＳＲＡＭ３０の
両方ともがデータ信号Ｄを駆動しないタイミングをなく
している。したがって、図３のこの発明の回路構成にお
いては、ＳＲＡＭをノイズから保護するためのプルアッ
プ抵抗Ｒが省かれており、これによっても、消費電力が
節約されている。

【００２２】

【発明の効果】以上の説明のとおり、この発明にあって
は、局所的な回路（ＩＣ内）とプログラムの変更のみに
よって、容易に、タイトル制御回路の機能拡張に対処で
き、かつ、タイトル表示を行っていない時にはタイトル
挿入機能を有する以前と比べて消費電力の増加がない、
タイトル挿入機能を有する映像表示装置が実現できると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の映像処理装置の一実施例におけるタ
イトル制御回路のブロック図である。

【図２】（ａ）この発明の垂直（水平）アドレスカウン
タ回路のカウンタ周りの図である。（ｂ）従来の構成の垂直（水平）アドレスカウンタ回路
のカウンタ周りの図である。

【図３】従来の構成のタイトル制御回路のブロック図で
ある。

【図４】映像処理装置であるビデオカメラのタイトル制
御回路を中心とするブロック図である。

【符号の説明】

１０ビデオカメラ２０記録回路３０ＳＲＡＭ４０マイクロプロセッサ５０タイトル画６０画像８１メモリ制御ＩＣ８２ＭＰＵ信号バッファー８３水平アドレスカウンタ回路８４垂直アドレスカウンタ回路８５ＮＯＴゲート８６発振回路８８タイトル制御回路９０タイトル制御ＩＣ９１メモリ制御ＩＣ９２ＭＰＵインターフェイス９３水平アドレスカウンタ回路９４垂直アドレスカウンタ回路９５ＮＡＮＤゲート９６発振回路９９タイトル制御回路

Claims

【特許請求の範囲】

【請求項１】水平方向のタイミングを定めるドットクロ
ックを発生する発振回路と、水平同期信号を受けて初期
化され、前記ドットクロックをカウントし、水平アドレ
スを生成する水平アドレスカウンタ回路と、垂直同期信
号を受けて初期化され、前記水平同期信号をカウント
し、垂直アドレスを生成する垂直アドレスカウンタ回路
と、前記垂直アドレスと前記水平アドレスとからなるア
ドレス信号を受け、デジタル値のタイトル画のデータを
保持するＳＲＡＭと、マイクロプロセッサから制御信号
を受け、前記制御信号が書込みであるときには、タイト
ル画のデータを入力し、前記ＳＲＡＭ対応の処理をした
データ信号を前記ＳＲＡＭへ出力し、前記ＳＲＡＭを制
御して前記アドレス信号の指すアドレスへ前記データを
記憶させ、前記制御信号が読出しであるときには、前記
ＳＲＡＭを制御して前記ＳＲＡＭの保持するデータを読
出し、タイトル画のデータに復元して出力するメモリ制
御回路とを備える映像処理装置において、前記メモリ制
御回路が、前記マイクロプロセッサから停止信号を受け
たときに、前記データ信号を出力状態にし、前記ＳＲＡ
Ｍを制御して前記ＳＲＡＭをスタンバイモードさせるこ
とを特徴とする映像処理装置。
【請求項２】水平方向のタイミングを定めるドットクロ
ックを発生する発振回路と、水平同期信号を受けて初期
化され、前記ドットクロックをカウントし、水平アドレ
スを生成する水平アドレスカウンタ回路と、垂直同期信
号を受けて初期化され、前記水平同期信号をカウント
し、垂直アドレスを生成する垂直アドレスカウンタ回路
と、前記垂直アドレスと前記水平アドレスとからなるア
ドレス信号を受け、デジタル値のタイトル画のデータを
保持するＳＲＡＭと、マイクロプロセッサから制御信号
を受け、前記制御信号が書込みであるときには、タイト
ル画のデータを入力し、前記ＳＲＡＭ対応の処理をした
データ信号を前記ＳＲＡＭへ出力し、前記ＳＲＡＭを制
御して前記アドレス信号の指すアドレスへ前記データを
記憶させ、前記制御信号が読出しであるときには、前記
ＳＲＡＭを制御して前記ＳＲＡＭの保持するデータを読
出し、タイトル画のデータに復元して出力するメモリ制
御回路とを備える映像処理装置において、前記発振回路
が、前記マイクロプロセッサから停止信号を受けたとき
に、発振を止めることを特徴とする映像処理装置。
【請求項３】水平方向のタイミングを定めるドットクロ
ックを発生する発振回路と、水平同期信号を受けて初期
化され、前記ドットクロックをカウントし、水平アドレ
スを生成する水平アドレスカウンタ回路と、垂直同期信
号を受けて初期化され、前記水平同期信号をカウント
し、垂直アドレスを生成する垂直アドレスカウンタ回路
と、前記垂直アドレスと前記水平アドレスとからなるア
ドレス信号を受け、デジタル値のタイトル画のデータを
保持するＳＲＡＭと、マイクロプロセッサから制御信号
を受け、前記制御信号が書込みであるときには、タイト
ル画のデータを入力し、前記ＳＲＡＭ対応の処理をした
データ信号を前記ＳＲＡＭへ出力し、前記ＳＲＡＭを制
御して前記アドレス信号の指すアドレスへ前記データを
記憶させ、前記制御信号が読出しであるときには、前記
ＳＲＡＭを制御して前記ＳＲＡＭの保持するデータを読
出し、タイトル画のデータに復元して出力するメモリ制
御回路とを備える映像処理装置において、前記水平アド
レスカウンタ回路と前記垂直アドレスカウンタ回路との
どちらか一方が、前記マイクロプロセッサから停止信号
を受けたときに、自回路のカウンタをリセットすること
を特徴とする映像処理装置。
【請求項４】水平方向のタイミングを定めるドットクロ
ックを発生する発振回路と、水平同期信号を受けて初期
化され、前記ドットクロックをカウントし、水平アドレ
スを生成する水平アドレスカウンタ回路と、垂直同期信
号を受けて初期化され、前記水平同期信号をカウント
し、垂直アドレスを生成する垂直アドレスカウンタ回路
と、前記垂直アドレスと前記水平アドレスとからなるア
ドレス信号を受け、デジタル値のタイトル画のデータを
保持するＳＲＡＭと、マイクロプロセッサから制御信号
を受け、前記制御信号が書込みであるときには、タイト
ル画のデータを入力し、前記ＳＲＡＭ対応の処理をした
データ信号を前記ＳＲＡＭへ出力し、前記ＳＲＡＭを制
御して前記アドレス信号の指すアドレスへ前記データを
記憶させ、前記制御信号が読出しであるときには、前記
ＳＲＡＭを制御して前記ＳＲＡＭの保持するデータを読
出し、タイトル画のデータに復元して出力するメモリ制
御回路とを備える映像処理装置において、マイクロプロ
セッサからの信号に従ってコマンドを受けてこれを制御
信号として保持し、前記マイクロプロセッサに代わって
前記制御信号を出力するＭＰＵインターフェイス（マイ
クロプロセッサインターフェイス）を設け、前記ＭＰＵ
インターフェイスおよび前記メモリ制御回路，前記発振
回路のゲート素子，前記水平アドレスカウンタ回路，前
記垂直アドレスカウンタ回路の全てを１つのＩＣに集約
し、前記メモリ制御回路と前記発振回路，前記水平アド
レスカウンタ回路，前記垂直アドレスカウンタ回路との
どれか一つへ送出される停止信号を、前記マイクロプロ
セッサからの信号に従ってコマンドを受けた前記ＭＰＵ
インターフェイスが、生成して保持し、出力することを
特徴とする映像処理装置。