JPH0341823A - 分周器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、原信号の周波数の１／　（２ｎ−１）（ｎは
２以上の自然数）の周波数でデユーティ・ファクタ５０
％の出力波形が得られるようにした分周器に関するもの
である。

〔従来の技術〕

第３図は従来の１／　（２ｎ−１）分周器の一例を示す
回路図で、同図の場合は１１５分周器（ｎ＝３）の場合
である。第３図において、１．２゜３はＤフリップフロ
ップ、４，６は信号Ｇ４．Ｇ６を出力する論理積回路、
５は信号Ｇ５を出力するインバータ回路、７は信号Ｇ７
を出力する論理和回路、８はクロック信号ＣＰが入力さ
れるクロック入力端子、９はリセット信号Ｒ３Ｔが人力
されるリセット入力端子、１０は出力端子である。

第４図は、第３図の１７５分周器の動作を示すタイムチ
ャートである。同図（ｆ）に示す符号１１は第３図のＤ
フリフプフロソブの遅延時間により生じるスパイク波形
である。第４図において、（ａｌはリセット信号Ｒ３Ｔ
を示し、（ｂ）はクロック信号ＣＰ、　（ｃｌ、　ｆｄ
）、　（ｅ）、　（ｆ）は信号Ｇ５．Ｇ４．Ｇ６．Ｇ７
　、（ｇｌはＤフリップフロップ１の真値側出力信号Ｑ
１、ｆｈ）はＤフリップフロップ２の真値側出力信号Ｑ
２、（ｉ）はＤフリップフロップ３の非真値側出力信号
δ３、（Ｊ）はＤフリップフロップ３の真値側出力信号
Ｑ３を示す。

次に動作について説明する。Ｄフリップフロップ１．２
．３についてリセ・７トを行なった後にはＤフリップフ
ロップ１，２．３の真値側出力Ｑ１Ｑ２．Ｑ３は低電位
になる。このとき、論理積回路６には真値側出力信号Ｑ
３が入力されているので、論理積回路６の出力信号は低
電位となる。

論理積回路４には非真値側出力信号百３が人力されてい
るので、クロック信号ＣＰがそのまま出力される。論理
和回路７は、論理積回路６の出力信号Ｇ６が低電位とな
っているため、論理積回路４の出力信号Ｇ４つまりクロ
ック信号ｃｐを出力する。

Ｄフリップフロップ１のＤ端子にはＤフリップフロップ
３の非真値側出力信号石３　（高電位）が入力されてい
るため、論理和回路７より信号Ｇ７として出力されるク
ロック信号ＣＰの立上りに同期してＤフリップフロップ
１の真値側出力信号Ｑ１は高電位となる。Ｄフリップフ
ロ・ノブ２は、Ｄフリップフロップ１の真値側出力信号
Ｑ１がＤ端子に入力されているため、同様に論理和回路
７より出力されるクロック信号ＣＰの立上りに同期して
真値側出力信号Ｑ２が高電位となる。Ｄフリップフロッ
プ３は、Ｄフリップフロップ２の真値側出力信号Ｑ２が
Ｄ端子に入力されているため、論理相同！？より出力さ
れるクロック信号ＣＰの立上りに同期して真値側出力信
号Ｑ３が高電位、非真値側出力信号Ｑ３が低電位となる
。

このため、論理積回路４は、前記のようにＤフリップフ
ロップ３の非真値側出力信号Ｑ３が入力されているため
、その出力信号Ｇ４は低電位となる。論理積回路６は、
Ｄフリッププロップ３の真値側出力信号Ｑ３が人力され
ているため、インバータ回路５より出力されたクロック
信号ＣＰの逆転波形が、その出力に現れる。論理和回路
７の出力信号Ｇ７は、論理積回路４の出力信号Ｇ４が低
電位のため、論理積回路６の出力信号０６つまりクロッ
ク信号ＣＰの逆転信号が出力される。この論理和回路７
の出力信号Ｇ７の立上りに同期して低電位がＤフリップ
フロップ１，２．３に伝達される。この低電位がＤフリ
ップフロップ３に伝達された時点で再度、論理積回路６
の出力信号Ｇ６は低電位、論理積回路４の出力信号Ｇ４
はクロック信号ＣＰとなる。

このように、論理和回路７より出力される信号Ｇ７をク
ロック信号ＣＰの正相／逆相に切り換える動作により、
Ｄフリップフロップ３の真値側および非真値側の出力端
子Ｑおよび頁よりクロック信号ＣＰの１７５分周波形を
得る。

〔発明が解決しようとする課題〕

従来の１／　（２ｎ−１）分周器は以上のように構成さ
れているため、第３図の論理和回路７の出力において、
クロック信号ＣＰが正相から逆相、あるいは逆相から正
相に切り替わるときのクロック信号のパルス幅がＤフリ
ップフロップ３の遷移時間（遅延時間）に左右され、第
４図（ｆ）に示すスパイク波形１１となり、製造プロセ
スのばらつき等により誤動作を生じるという問題があっ
た。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、遷移時間の影響を受けることな
く動作し、原信号の１／（２ｎ−１）の周波数に分周し
かつデユーティ・ファクタが５０％の波形が出力される
分周器を得ることにある。

〔課題を解決するための手段〕

このような課凱を解決するために本発明は、ｎを２以上
の自然数としたときの２ｎ−１の分周器において、第３
のシフトレジスタ回路の出力信号を入力信号とし、被分
周信号に同期してデータをシフトするｎ個のフリップフ
ロップで構成される第１のシフトレジスタ回路と、被分
周信号の反転信号を出力するインバータ回路と、第１の
シフトレジスタ回路の出力信号を入力信号とし、インバ
ータ回路の出力信号に同期してデータをシフトする２個
のフリップフロップで構成される第２のシフトレジスタ
回路と、この第２のシフトレジスタ回路の出力信号を入
力信号とし、被分周信号に同期してデータをシフトする
ｎ−２個のフリップフロップで構成される第３のシフト
レジスタ回路と、第１のシフトレジスタ回路の第１番目
、第２番目のフリップフロップの出力信号の排他的論理
和信号を得る第１の排他的論理和回路と、第２のシフト
レジスタ回路の２個のフリッププロップの出力信号の排
他的論理和信号を得る第２の排他的論理和回路と、第１
．第２の排他的論理和回路の出力信号を入力信号とする
Ｓ−Ｒラッチ回路とを設けるようにしたものである。

〔作用〕

本発明による１／　（２ｎ−１）の分周器においては、
（２ｎ−１）クロ・ツク期間内の第１クロック時の信号
は、第１のシフトレジスタ回路の第１番目、第２番目の
出力信号を第１の排他的論理和回路に人力することによ
って得られ、（２ｎ−１）クロック期間内の第（ｎ　−
０，５）クロック時の信号は、第２のシフトレジスタ回
路の２つのフリップフロップの出力信号を第２の排他的
論理和回路に入力することによって得られる。第２の排
他的論理和回路の出力信号は時間的に、第１の排他的論
理和回路の相続く２出力信号の丁度中央にくる。

そこで、それらの出力信号をＳ−Ｒラッチ回路に入力す
ることで、そのＳ−Ｒラッチ回路の出力信号は、デユー
ティ・ファクタ５０％でクロック信号の１／　（２ｎ−
１）分周波となり、全ての作られる信号はクロック信号
に同期しているため、素子の遷移時間に依存しておらず
、製造プロセスのばらつき等による誤動作を防止できる
。

〔実施例〕

以下、本発明の一実施例を図を用いて説明する。

第１図は、本発明による分周器の一実施例を示す回路図
である。同図において、１２は真値側出力信号Ｑ１２１
．Ｑ１２２．Ｑ１２３を出力するＤフリップフロップ１
２１，１２２．１２３から成る第１のシフトレジスタ回
路、１３は真値側出力信号Ｑ１３１．Ｑ１３２を出力す
るＤフリップフロップ１３１．１３２から成る第２のシ
フトレジスタ回路、１４は真値側出力信号Ｑ１４１を出
力するＤフリップフロップ１４１から成る第３のシフト
レジスタ回路、１５は第１．第３のシフトレジスタ回路
１２．１４への入力信号ＣＰの反転信号Ｇ１５を形成す
るインパーク回路、１６は第１のシフトレジスタ回路１
２の第１．第２番目のフリップフロップ１２１，１２２
の出力信号の排他的論理和を得て信号Ｇ１６として出力
する第１の排他的論理和回路、１７は第２のシフトレジ
スタ回路１３の２つのフリップフロン１１３１．１３２
の出力信号の排他的論理和を得て信号Ｇ１７として出力
する第２の排他的論理和回路、１８は第１．第２の排他
的論理和回路１６．１７の出力信号を人力信号として動
作するＳ−Ｒラッチ回路、１９はクロック信号ＣＰの入
力端子、２０はリセット信号Ｒ３Ｔの入力端子、２１は
本分周器の出力端子である。

第１のシフトレジスタ回Ｆｒ１２には３つのＤフリップ
フロップ１２１，１２２．１２３が設けられ、Ｄフリッ
プフロップ１２Ｌ　　１２２．１２３のＴ端子には入力
端子１９から被分周入力信号としてのクロック信号ＣＰ
が供給され、Ｄフリップフロップ１２１のＤ端子には第
３のシフトレジスタ回路１４の非真値側出力信号σ１４
１が人力されており、Ｄフリップフロップ１２２のＤ端
子にはＤフリップフロップ１２１の真値側出力信号Ｑ１
２１が入力され、Ｄフリップフロ・ノブ１２３のＤ端子
にはＤフリップフロップ１２２の真値側出力信号Ｑ１２
２が入力されている。

第２のシフトレジスタｒｇＪ１１３にはＤフリップフロ
ップ１３１，１３２が設けられ、２つのＤフリップフロ
ップ１３１．１３２のＴ端子には被分周入力信号として
のクロック信号ＣＰの反転信号すなわちインバータ回路
１５の出力信号Ｇ１５が人力され、Ｄフリップフロップ
１３１のＤ端子にはＤフリップフロップ１２３の出力信
号Ｑ１２３が人力され、Ｄフリップフロン１１３２のＤ
端子にはＤフリップフロップ１３１の出力信号Ｑ１３１
が人力されている。

第３のシフトレジスタ回路１４には１゛つのＤフリップ
フロップ１４１が設けられ、Ｄフリ・ツブフロップ１４
１のＴ端子には被分周入力信号が供給され、Ｄフリップ
フロップ１４１のＤ端子にはＤフリップフロップ１３２
の出力信号Ｑ１３２が入力されている。

第１の排他的論理和回路１６にはＤフリップフロップ１
２１，１２２の出力信号Ｑ１２１．Ｑ１２２が入力され
ており、第２の排他的論理和回路１７にはＤフリップフ
ロップ１３１．１３２の出力信号Ｑ１３１．Ｑ１３２が
入力されている。

Ｓ−Ｒラッチ回路■８のＳ端子には第２の排他的論理和
回路１７の出力信号Ｇ１７が入力され、Ｒ端子には第１
の排他・的論理相同路工６の出力信号Ｇ１６が入力され
ている。

第２図は、第１図の実施例の動作を示す各部波形図であ
る。同図（ａ）はリセット信号Ｒ３Ｔを示し、（ｂｌは
被分周入力信号としてのクロック信号ＣＰ、（Ｃ）はイ
ンバータ回路１５の出力信号０１５、（ｄ）。

（ｅ）、　（ｆ）、　（ｇ）、　（ｈｌ、　（１）はＤ
フリップフロップ１２１１２２．１２３，１３１，１３
２，１４１の真値側出力信号Ｑ１２１．Ｑ１２２．Ｇ１
２３．Ｇ１３１、Ｇ１３２．Ｇ１４１、ｆｊｌ、化）は
第１．第２の排他的論理和回路１６．１７の出力信号Ｇ
１６、Ｇ１７、（１）はＳ−Ｒラッチ回路１８の出力信
号つまり本実施例の出力信号Ｑ１８を示す。

すなわち、信号ＱＩ２１＝ｒＨＪ　　（高電位）。

Ｑ１２２＝ｒＬＪ　　（低電位）で第１の状態、信号Ｑ
１３１＝ｒＨＪ、Ｑ１３２＝ｒＬＪで第２の状態、信号
Ｑ１２１＝ｒＬＪ、Ｑ１２２＝ｒＨＪで第３の状態、Ｑ
ｌ　３１＝　ｒＬＪ、Ｑｌ　３２＝　ｒＨ」で第４の状
態をつくり、第１．第２の排他的論理和回路によって、
第１．第３の状態をＧ１６、第２．第４の状態を０１７
として取り出し、これらの第１．第３の状態でＳ−Ｒラ
ッチ回路１８をリセットし、第２．第４の状態でセント
する。第２、第４の状態は反転クロックにより作り出さ
れているため、時間的に第１．第３の状態の中央にくる
。これらの動作により、出力端子２１より原信号の１７
５の周波数でデユーティ・ファクタが５０％の波形を信
号Ｑ１Ｂとして得ている。

なお上記実施例は１７５分周のときであるが、１／３．
１１５．１／７．　　・・＋、１／　（２ｎ１）分周に
ついては、第１．第３のシフトレジスタ回路１２．１４
を分周の３．５．７．　　・・・２ｎ−１に合わせて変
更することで可能である。

また、第１．第２．第３．第４の状態を取り出すのに排
他的論理和回路１６．１７を用いたが、排他的論理和否
定回路でもよい。また、第１．第２の排他的論理和回路
１６．１７の出力信号Ｇ１６Ｇ１７をＳ−Ｒラッチ回路
１８に人力したが、両排他的論理和回路１６．１７の出
力信号の論理和を形成する論理和回路に人力し、その論
理和回路の出力を１／２分周回路の被分周信号として人
力することでも同様の効果が得られる。

〔発明の効果〕

以上説明したように本発明による２ｎ−１の分周器は、 第３のシフトレジスタ回路の出力信号を入力信号とし、
被分周信号に同期してデータをシフトするｎ個のフリッ
プフロップで構成される第１のシフトレジスタ回路と、
被分周信号の反転信号を出力するインバータ回路と、第
１のシフトレジスタ回路の出力信号を入力信号とし、イ
ンバータ回路の出力信号に同期してデータをシフトする
２個のフリップフロップで構成される第２のシフトレジ
スタ回路と、この第２のシフトレジスタ回路の出力信号
を入力信号とし、被分周信号に同期してデータをシフト
するｎ−２個のフリップフロップで構成される第３のシ
フトレジスタ回路と、第１のシフトレジスタ回路の第１
番目、第２番目のフリンプフロソブの出力信号の排他的
論理和信号を得る第１の排他的論理和回路と、第２のシ
フトレジスタ回路の２個のフリップフロップの出力信号
の排他的論理和信号を得る第２の排他的論理和回路と、
第１．第２の排他的論理和回路の出力信号を入力信号と
するＳ−Ｒラッチ回路とを設けたことにより、 第１のシフトレジスタ回路で第１．第３の状態を形威し
、被分周信号の反転信号で動作する第２のシフトレジス
タ回路で第２．第４の状態を形成することができ、各状
態を排他的論理和で取り出し、その出力をＳ−Ｒラッチ
回路に人力することにより、原信号の１／（２ｎ−１）
の周波数、デユーティ・ファクタ５０％の出力信号を容
易に得ることができる効果がある。また、すべての動作
がクロック信号に同期しているため、製造上のばらつき
等により誤動作を起こさないという効果がある。

【図面の簡単な説明】

第１図は本発明による分周器の一実施例を示す回路図、
第２図は第１図の実施例の動作を説明するためのタイム
チャート、第３図は従来の分周器を示す回路図、第４図
は第３図の回路の動作を説明するためのタイムチャート
である。 １２・・・第１のシフトレジスタ回路、１３・・・第２
のシフトレジスタ回路、１４・・・第３のシフトレジス
タ回路、１５・・・インバータ回路、１６・・・第１の
排他的論理和回路、１７・・・第２の排他的論理和回路
、１８・・・Ｓ−Ｒラッチ回路、１９．２０・・・入力
端子、２１・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 ｎを２以上の自然数としたときの２ｎ−１の分周器にお
   いて、 後記第３のシフトレジスタ回路の出力信号を入力信号と
   し、被分周信号に同期してデータをシフトするｎ個のフ
   リップフロップで構成される第１のシフトレジスタ回路
   と、 前記被分周信号の反転信号を出力するインバータ回路と
   、 前記第１のシフトレジスタ回路の出力信号を入力信号と
   し、前記インバータ回路の出力信号に同期してデータを
   シフトする２個のフリップフロップで構成される第２の
   シフトレジスタ回路と、この第２のシフトレジスタ回路
   の出力信号を入力信号とし、前記被分周信号に同期して
   データをシフトするｎ−２個のフリップフロップで構成
   される第３のシフトレジスタ回路と、 前記第１のシフトレジスタ回路の第１番目、第２番目の
   フリップフロップの出力信号の排他的論理和信号を得る
   第１の排他的論理和回路と、前記第２のシフトレジスタ
   回路の２個のフリップフロップの出力信号の排他的論理
   和信号を得る第２の排他的論理和回路と、 前記第１、第２の排他的論理和回路の出力信号を入力信
   号とするＳ−Ｒラッチ回路と を備えたことを特徴とする分周器。