JPH0341858B2 - - Google Patents

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明は情報処理装置に於けるアドレス変換装
置に関し、特にアドレス変換バツフア内エントリ
の消去方式に関する。 （従来の技術） 仮想アドレス空間の任意の構成ブロツクについ
て実アドレス空間との対応関係を変更する場合、
アドレス変換バツフア内に前記構成ブロツクに対
応するエントリが存在すればこれを消去し（この
消去動作を条件付消去と称す）予め定められた手
順に従つて変更された実アドレスをアドレス変換
バツフア内に登録する必要がある。 第２図の従来のアドレス変換装置のブロツク図
を示す。第２図のアドレス変換装置は被変換アド
レスレジスタ１と、線１２により被変換アドレス
レジスタ１の内容の部分でアドレスされるアドレ
ス変換バツフア３と、アドレス変換バツフア３よ
り読み出されたエントリの一部と被変換アドレス
レジスタ１の内容の一部とを比較し一致か否かを
判定する判定回路４および変換消去制御部５とか
ら構成される。 かかる従来装置で条件付消去を行なうには被変
換アドレスレジスタ１に消去すべく指定された仮
想アドレス空間上のブロツクを示す情報（消去仮
想ブロツク情報）をセツトした後、アドレス変換
バツフア３よりエントリを読み出して上記ブロツ
クを示す情報と該エントリとを比較し一致が判定
された場合変換消去制御部５へ通知し変換消去制
御部５はこれを受けて前記エントリを無効としア
ドレス変換バツフア３から消去する。 （発明が解決しようとする問題点） 前述のような従来装置の消去法では消去すべく
指定されたブロツクに関連するエントリがアドレ
ス変換バツフア内にＮ個存在する場合には、これ
らを全部読み出し判定し消去しなければならな
い。従つて従来装置では上記条件付消去を実行し
終了するまで次のアドレス変換要求を受け付ける
ことはできないという欠点がある。 そこで本発明の目的はかかる欠点を除去し条件
付消去の動作を被変換アドレスに対応するアドレ
ス変換バツフアのエントリに有効なエントリがな
いときに前記有効なエントリを求める動作と共に
行なうことにより仮想アドレス空間と実アドレス
空間との対応関係を変換する時間の短縮できるア
ドレス変換装置を提供することにある。 （問題点を解決するための手段） 本発明の装置は、仮想記憶機構を備える情報処
理装置のアドレス変換装置において、被変換アド
レスの一部と前記被変換アドレスに対応する実ア
ドレスとを含むエントリを複数個格納するアドレ
ス変換バツフアと、外部から供給される被変換ア
ドレスを保持する被変換アドレスレジスタと、前
記アドレス変換バツフア内の消去すべきエントリ
を識別する消去仮想アドレス情報を保持する消去
レジスタと、前記消去レジスタの内容の有効であ
ることを示す消去フラグ信号を保持する消去フラ
グと、前記被変換アドレスレジスタの内容の一部
と前記アドレス変換バツフアから読出されたエン
トリの内容の一部とを比較し前記読み出されたエ
ントリが前記被変換アドレスレジスタの内容に対
応していると判定したときには出力一致信号を発
生する判定回路と、前記消去レジスタの有効な内
容と前記被変換アドレスレジスタの内容の一部と
を比較し前記被変換アドレスレジスタに格納され
ている被変換アドレスに対応する前記アドレス変
換バツフア内のエントリが消去対象であると判定
したときには消去一致信号を発生する検出回路
と、前記出力一致信号の供給をうけないときおよ
び前記出力一致信号と前記消去一致信号との供給
をうけたときに変換信号を発生する第１の信号発
生手段と、前記変換信号と前記有効であることを
示す消去フラグ信号との供給に応答して消去信号
を発生する第２の信号発生手段と、前記変換信号
の供給に応答して予め定められた手順に従つて前
記被変換アドレスレジスタの内容に対応する実ア
ドレスを求めて前記アドレス変換バツフアに書込
み前記消去信号の供給に応答して前記消去レジス
タの内容に対応する前記アドレス変換バツフア内
のエントリの消去を行なう変換消去手段と、出力
される実アドレスを前記変換信号の供給に応答し
て無効にする出力手段とを含んで構成される。 （実施例） 次に本発明について図面を参照して詳細に説明
する。 第１図は本発明の一実施例を示すブロツク図で
ある。第１図のアドレス変換装置は、被変換アド
レスや消去仮想ブロツク情報等を保持する被変換
アドレスレジスタ１０と、選択回路１５を経由し
て被変換アドレスレジスタ１０の一部分の情報に
よりアドレスされるアドレス変換バツフア３０
と、アドレス変換バツフア３０より読み出された
エントリ内の被変換アドレス情報とそれに対応す
る被変換アドレスレジスタ１０内の情報とを変換
消去制御部５０の指示に従つて比較し前記エント
リが被変換アドレスレジスタ１０の内容と一致し
かつ前記エントリの有効性を示す有効性表示ビツ
トが“１”であることを判定し“１”なる出力一
致信号４０１を送出する判定回路４０と、条件付
消去指示が、アドレス変換要求として変換消去制
御部５０に送られた場合被変換アドレスレジスタ
１０にセツトされた消去仮想ブロツク情報を次ク
ロツクで取込み条件付消去が終了するまで保持す
る消去レジスタ６０と、消去レジスタ６０と被変
換アドレスレジスタ１０の内容とを変換消去制御
部５０の指示により比較し一致を検出しかつ消去
フラグ７０が“１”であることを検出し“１”な
る消去一致信号８０１を送出する検出回路８０
と、論理“１”の場合に条件付消去が有効である
ことを示す消去フラグ信号７０１を格納する消去
フラグ７０と、検出回路８０の消去信号と判定回
路４０の出力信号との供給をうけ判定回路４０の
判定結果が不一致の場合および判定回路４０と検
出回路８０の判定結果が共に一致の場合に“１”
なる変換信号９０２と抑止信号９０１とを発生す
る変換信号発生回路９０と“１”なる変換信号９
０２と“１”なる消去フラグ信号７０１との供給
をうけ“１”なる消去信号１０２を発生する消去
信号発生回路１００と、変換消去制御回路５０と
から構成される。 次に条件付消去の検査対象エントリがＮ個の場
合の動作を説明する。 条件付消去要求を受け付けると変換消去制御部
５０により消去仮想ブロツク情報が被変換アドレ
スレジスタ１０をへて消去レジスタ６０にセツト
され、かつ消去フラグ７０がセツトされ消去レジ
スタ６０の内容を有効とし被変換アドレスレジス
タ１０には後続するアドレス変換要求に伴う被変
換アドレスがセツトされる。セツトされた後続被
変換アドレスは判定回路４０で一致が判定される
と同時に検出回路８０で消去レジスタ６０に格納
されている消去仮想ブロツクとの一致も判定され
る。 まず判定回路４０により“１”なる出力一致信
号４０１が送出された場合について述べる。この
場合に検出回路８０で“１”なる消去一致信号８
０１が発生せず不一致と判定されればアドレス変
換バツフア３０のエントリ内の実アドレスを有効
として“０”なる抑止信号９０１と“０”なる変
換信号９０２とを変換信号発生回路９０は発生す
る。しかし検出回路８０で一致と判定され“１”
なる消去一致信号８０１が送出されたときにはア
ドレス変換バツフア３０のエントリ内の実アドレ
スは無効とされ変換信号発生回路９０は“１”な
る抑止信号９０１と“１”なる変換信号９０２と
を発生する。さらにこの場合は消去フラグ信号７
０１も“１”故“１”なる消去信号１０２も消去
信号発生回路１００において発生し“１”なる変
換信号９０２とともに変換消去制御部５０へ転送
される。 これを受けて変換消去制御部５０は、与えられ
た被変換アドレスを実アドレスへ変換するための
予め決められた手順に従つて実アドレスを求める
動作を開始する。これと並行して変換消去制御部
５０は選択回路１５に対し消去レジスタ６０の内
容を選択せしめ更に線５０３に論理“０”を送出
して、消去対象となるアドレス変換バツフア３０
内のエントリのエントリ番号の小さい順に前記エ
ントリの有効性表示ビツトを“０”とすることに
よりエントリの消去を実行していく。消去フラグ
７０は条件付消去の終了と同時にクリアされる。
上記被変換アドレスに対応する実アドレスが得ら
れた時点で、上記条件付消去が終了したか否かを
消去フラグ７０によりしらべ、もし終了していれ
ば上記実アドレスを線５０４により、また“１”
なる有効性表示ビツトを線５０３に“１”を出力
してアドレス変換バツフア３０に書込むが、未終
了ならば条件付消去の完了を待つて上記書込みを
実行する。 条件付消去の完了に要する時間をt₁、被変換ア
ドレスを実アドレスに変換するに要する時間を
t₂、実アドレス書込み時間をt₃とすれば仮想アド
レス空間と実アドレス空間との対応の変更に要す
る時間はt₁＞t₂の場合（t₁＋t₃）、t₁＜t₂の場合（t₂
＋t₃）となり従来装置の（t₁＋t₂＋t₃）に比し短
縮できる。 一方判定回路４０で不一致と判定され“１”な
る出力一致信号４０１が送出されない場合には変
換を要求された被変換アドレスに対応する実アド
レスがアドレス変換バツフア３０内にエントリさ
れていないことを意味する。従つて変換消去制御
部５０によるアドレス変換を必要とし、そのため
に検出回路８０の判定如何にかかわらず変換信号
発生回路９０は“０”なる出力一致信号４０１の
供給をうけ“１”なる抑止信号９０１と“１”な
る変換信号９０２とを発生し、変換消去制御部５
０にアドレス変換を要求しアドレス変換を開始さ
せる。さらにこのとき消去フラグ信号７０１が
“１”の場合には消去信号発生回路１００にて
“１”なる消去信号１０２を発生し変換消去制御
部５０に条件付消去を要求し前述の如き条件付消
去を開始させる。そして予め決められた手順に従
つて実アドレスが得られた時点で条件付消去動作
の終了を判定し、終了していれば、すぐにエント
リをアドレス変換バツフア３０に書込むが、未終
了の時で検出回路８０から“１”なる消去一致信
号８０１が送出されていないときには、条件付消
去動作を中断してからエントリを書き込む。条件
付消去動作未終了で“１”なる消去一致信号８０
１が送出されているときには条件付消去の完全終
了をまつてエントリをかきこむ。消去フラグ７０
は条件付消去の終了と同時にクリアされる。その
後、後続のアドレス変換要求を受け付けて判定回
路４０の判定が不一致となつた場合、条件付消去
処理が中断状態であれば前記と同じ動作を中断時
の時点の状態から実行する。 仮想アドレス空間と実アドレス空間との対応の
変更に要する時間は条件付消去動作を完全終了せ
しめる場合には前記と同様（t₁＋t₃）または（t₂
＋t₃）であるが条件付消去動作を中断する場合に
は（t₂＋t₃）となり従来装置の（t₁＋t₂＋t₃）に比
し短縮できる。各信号間の論理値の関係および意
義を下表に示す。

【表】 変換信号９０２と抑止信号９０１とは同一の信
号を使用することができる。本実施例では消去レ
ジスタへの格納は被変換アドレスレジスタを経由
した場合について説明したが本発明はこれに限定
されるものではなく直接外部から格納することも
できる。 （発明の効果） 本発明には以上説明したように、アドレス変換
バツフア内に与えられた被変換アドレスに対応す
るエントリが存在しない場合に実アドレスを決め
られた手順で求める処理と条件付消去とを平行し
て実行することにより仮想アドレス空間と実アド
レス空間との対応の変更に要する時間を短縮でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は従来装置の一例を示すブロツク図であ
る。 １，１０……被変換アドレスレジスタ、２，２
０……実アドレスレジスタ、３，３０……アドレ
ス変換バツフア、４，４０……判定回路、５，５
０……変換消去制御部、１５……選択回路、６０
……消去レジスタ、７０……消去フラグ、８０…
…検出回路、９０……変換信号発生回路、１００
……消去信号発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 仮想記憶機構を備える情報処理装置のアドレ
   ス変換装置において、 被変換アドレスの一部と前記被変換アドレスに
   対応する実アドレスとを含むエントリを複数個格
   納するアドレス変換バツフアと、 外部から供給される被変換アドレスを保持する
   被変換アドレスレジスタと、 前記アドレス変換バツフア内の消去すべきエン
   トリを識別する消去仮想ブロツク情報を保持する
   消去レジスタと、 前記消去レジスタの内容の有効であることを示
   す消去フラグ信号を保持する消去フラグと、 前記被変換アドレスレジスタの内容の一部と前
   記アドレス変換バツフアから読出されたエントリ
   の内容の一部とを比較し前記読み出されたエント
   リが前記被変換アドレスレジスタの内容に対応し
   ていると判定したときには出力一致信号を発生す
   る判定回路と、 前記消去レジスタの有効な内容と前記被変換ア
   ドレスレジスタの内容の一部とを比較し前記被変
   換アドレスレジスタに格納されている被変換アド
   レスに対応する前記アドレス変換バツフア内のエ
   ントリが消去対象であると判定したときには消去
   一致信号を発生する検出回路と、 前記出力一致信号の供給をうけないときおよび
   前記出力一致信号と前記消去一致信号との供給を
   うけたときに変換信号を発生する第１の信号発生
   手段と、 前記変換信号と前記有効であることを示す消去
   フラグ信号との供給に応答して消去信号を発生す
   る第２の信号発生手段と、 前記変換信号の供給に応答して予め定められた
   手順に従つて前記被変換アドレスレジスタの内容
   に対応する実アドレスを求めて前記アドレス変換
   バツフアに書込み前記消去信号の供給に応答して
   前記消去レジスタの内容に対応する前記アドレス
   変換バツフア内のエントリの消去を行なう変換消
   去手段と、 出力される実アドレスを前記変換信号の供給に
   応答して無効にする出力手段とを含むことを特徴
   とするアドレス変換装置。