JPS58196681A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents
仮想マシンシステムにおけるアドレス変換方式Info
- Publication number
- JPS58196681A JPS58196681A JP57078664A JP7866482A JPS58196681A JP S58196681 A JPS58196681 A JP S58196681A JP 57078664 A JP57078664 A JP 57078664A JP 7866482 A JP7866482 A JP 7866482A JP S58196681 A JPS58196681 A JP S58196681A
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- virtual machine
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- 238000000034 method Methods 0.000 claims description 10
- 238000009434 installation Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス変換方式
に関し、特に斯かるアドレス変換方式の構成に関する。
に関し、特に斯かるアドレス変換方式の構成に関する。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アドレス変換
テーブルを主記憶装置の内部１ＣＷｌｋけ。
テーブルを主記憶装置の内部１ＣＷｌｋけ。
仮想マシン上のアドレスを実アドレスに変換していたた
め、アドレス変換の速度が低いと云う欠点があった。
め、アドレス変換の速度が低いと云う欠点があった。
（発明の詳細な説明）
本発明の目的は、仮想マシン識別子の一部分と仮想マシ
ン上のアドレスの一部分とをアドレス変換バッファのキ
イ部として使用し、実アドレスの一部分または全部をア
ドレス変換バッファのデータ部として１史用して、仮想
マシン識別子の一部分と、仮想マシン上の仮想アドレス
／実アドレス識別子と、仮想マシン上でアドレスのキイ
部以外の一部分とをアドレス変換バッファのアドレスと
してアドレス変換バッファ内容の続出し、あるｈは書込
みを実行すると共に、アドレス変換バッファから絖出さ
れたデータのキイ部が７ドレス情報の対応する部分と一
致した場合にはデータ部を実アドレスの一部または全部
とし、一致しなかった場合にはアドレス変換テーブルか
らアドレス変換部によって求めたアドレス情報を実アド
レスの一部または全部として１Ｎ２！用することＫより
上記欠点を除去し、仮想マシンシステムにおけるアドレ
ス変換を高速化する方式を提供することである。
ン上のアドレスの一部分とをアドレス変換バッファのキ
イ部として使用し、実アドレスの一部分または全部をア
ドレス変換バッファのデータ部として１史用して、仮想
マシン識別子の一部分と、仮想マシン上の仮想アドレス
／実アドレス識別子と、仮想マシン上でアドレスのキイ
部以外の一部分とをアドレス変換バッファのアドレスと
してアドレス変換バッファ内容の続出し、あるｈは書込
みを実行すると共に、アドレス変換バッファから絖出さ
れたデータのキイ部が７ドレス情報の対応する部分と一
致した場合にはデータ部を実アドレスの一部または全部
とし、一致しなかった場合にはアドレス変換テーブルか
らアドレス変換部によって求めたアドレス情報を実アド
レスの一部または全部として１Ｎ２！用することＫより
上記欠点を除去し、仮想マシンシステムにおけるアドレ
ス変換を高速化する方式を提供することである。
（＠明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシンシステムに
おいて使用される実チヤネル制御装置に含まれる。本発
明による仮想マシンシステムにおけるアドレス変換方式
はアドレス変換バフ７アよ、アｖｖｘＲ＊ｆ！ｍｈ、ア
１．ッ７゜１７． □１ツファ制御部と、アド
レスレジスタと、比較部と、選択部とを具備して構成し
た方式である。
おいて使用される実チヤネル制御装置に含まれる。本発
明による仮想マシンシステムにおけるアドレス変換方式
はアドレス変換バフ７アよ、アｖｖｘＲ＊ｆ！ｍｈ、ア
１．ッ７゜１７． □１ツファ制御部と、アド
レスレジスタと、比較部と、選択部とを具備して構成し
た方式である。
アドレス変換バッファは仮想マシン識別子の一部分と仮
想マシン上のアドレスの一部分とをキイ部として使用し
、アドレス変換テーブルを格納するものである。アドレ
ス変換テーブルのデータ部は実アドレスの一部分、また
は全部から成立つ。よって、アドレス変換部はアドレス
変換テーブルによって仮想マシン上の仮想アドレス、ま
たは実アドレスを実マシン上の実アドレスの一部、また
は全部に変換するものである。
想マシン上のアドレスの一部分とをキイ部として使用し
、アドレス変換テーブルを格納するものである。アドレ
ス変換テーブルのデータ部は実アドレスの一部分、また
は全部から成立つ。よって、アドレス変換部はアドレス
変換テーブルによって仮想マシン上の仮想アドレス、ま
たは実アドレスを実マシン上の実アドレスの一部、また
は全部に変換するものである。
アドレス変換バッファ制御部はアドレス変換部によって
求めた実アドレスの一部、または全部をアドレス変換バ
ッファのデータ部に薔込み、仮想マシン識別子の一部分
と仮想マシン上のアドレスの一部とをアドレス変換バッ
ファのキイ部に書込むものである。アドレスレジスタは
キイ部以外の仮想マシン識別子、仮想マシン上の仮想ア
ドレス／実アドレス識別子、およびキイ部以外であって
＆ｔｌマシン上のアドレスの一部をアドレス情報として
使用し、アドレス変換バッファの書込み、絖出しを実行
する九めの一時記１装置である。比較部はアドレス変換
バッファから送出された続出［７データのキイ部と、ア
ドレスレジスタにセットされたアドレス情報の対応−す
る部分とが一致するか否かを検出する−ものである。比
較部によって一致が検出された時には、選択部はアドレ
ス変換バッファからの読出しデータを実マシンの実アド
レス部の一部、または全部として選択し、一致が検出さ
れない時には、選択部はアドレス変換部によって求めた
アドレス情報を実マシンの実アドレスの一部、または全
部として選択する。
求めた実アドレスの一部、または全部をアドレス変換バ
ッファのデータ部に薔込み、仮想マシン識別子の一部分
と仮想マシン上のアドレスの一部とをアドレス変換バッ
ファのキイ部に書込むものである。アドレスレジスタは
キイ部以外の仮想マシン識別子、仮想マシン上の仮想ア
ドレス／実アドレス識別子、およびキイ部以外であって
＆ｔｌマシン上のアドレスの一部をアドレス情報として
使用し、アドレス変換バッファの書込み、絖出しを実行
する九めの一時記１装置である。比較部はアドレス変換
バッファから送出された続出［７データのキイ部と、ア
ドレスレジスタにセットされたアドレス情報の対応−す
る部分とが一致するか否かを検出する−ものである。比
較部によって一致が検出された時には、選択部はアドレ
ス変換バッファからの読出しデータを実マシンの実アド
レス部の一部、または全部として選択し、一致が検出さ
れない時には、選択部はアドレス変換部によって求めた
アドレス情報を実マシンの実アドレスの一部、または全
部として選択する。
（実権例の説明）
次に本発明について図面を参照して詳細に説明する。
第１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するための一実権９１′に示す装
置のブロック図である。第１図においてアドレス変換方
式を実現する装置は゛アドレスレジスタｌと、アドレス
変換バッファ２□と、比較部３と、選択部４と、アドレ
ス変換部５と、アドレス変換バッファ制御部６とから成
立つ。仮想マシンシステムに使用される実チヤネル制御
装置において、仮想マシン識別子と、仮想マシンＥの仮
想アドレス／実アドレス識別子ト、仮想マシン上の実ア
ドレスとがアドレス情報としてアドレスレジスタｌに与
えられる。
ドレス変換方式を実現するための一実権９１′に示す装
置のブロック図である。第１図においてアドレス変換方
式を実現する装置は゛アドレスレジスタｌと、アドレス
変換バッファ２□と、比較部３と、選択部４と、アドレ
ス変換部５と、アドレス変換バッファ制御部６とから成
立つ。仮想マシンシステムに使用される実チヤネル制御
装置において、仮想マシン識別子と、仮想マシンＥの仮
想アドレス／実アドレス識別子ト、仮想マシン上の実ア
ドレスとがアドレス情報としてアドレスレジスタｌに与
えられる。
そこで、キイ部以外の仮想マシン識別子と、仮想マシン
上の仮想アドレス／実アドレス識別子と、キイ部以外の
仮想マシン上のアドレスの一部が、アドレスレジスタｌ
から信号線１０１を介してアドレス変換バッファ２にア
ドレスとして与えられる。このアドレスに従って、アド
レス変換バッファ２の内容が続出される。アドレス変換
バッファ２から続出されたデータのうち。
上の仮想アドレス／実アドレス識別子と、キイ部以外の
仮想マシン上のアドレスの一部が、アドレスレジスタｌ
から信号線１０１を介してアドレス変換バッファ２にア
ドレスとして与えられる。このアドレスに従って、アド
レス変換バッファ２の内容が続出される。アドレス変換
バッファ２から続出されたデータのうち。
仮想マシン識別子の一部分、ならびに仮想マシン上のア
ドレスの一部分が信号線１０４ Ｋ出力される。比較部
３ではアドレスレジスタｌから信号線１００を介して送
出されるキイ部のデータと信号線１（）４を介してアド
レス変換バッファ２から続出されたデータの一部分とが
比較される。
ドレスの一部分が信号線１０４ Ｋ出力される。比較部
３ではアドレスレジスタｌから信号線１００を介して送
出されるキイ部のデータと信号線１（）４を介してアド
レス変換バッファ２から続出されたデータの一部分とが
比較される。
比較部３で両データに一致がとれると信号＠０１８の信
号の状廖が１になる。そこで選択部４では信号線１０５
に続出されているアドレス変換バッファ２の内容のデー
タ部を選択する。信号線１０７ではこのデータ部は実ア
ドレスの一部となる。
号の状廖が１になる。そこで選択部４では信号線１０５
に続出されているアドレス変換バッファ２の内容のデー
タ部を選択する。信号線１０７ではこのデータ部は実ア
ドレスの一部となる。
実アドレスは信号線１０７ Ｋ送出されたデータと。
信号、１ｉｌｉｏｚに送出されたデータとから成立つ。
信号＄ １０２に送出されたデータは、アドレスレジス
タｌに与えられ九データのうち、変換が不要な部分であ
る。上の様にして求めた実アドレスを使用して、キャッ
シュメモリ、またｔｆ主記憶装置をアクセスし、アドレ
シングする。比較部３で上記両データ間の一致が得られ
なかった場合には、変換すべきデータを信号線１０３を
介してアドレス変換部５へ入力し、アドレス変換した出
力をセレクタ４によって選択し、信号線１０７に出力す
る。この時、アドレス変換バッファ制御部６によってア
ドレスレジスタｌの１１カー１アドレス変換されるが、
アドレス変換された値が出力されるまで保持すべき信号
は信号線１０９ヲ介シてアドレス変換バッファ制御部６
から指示される。アドレス変換された値が出力された後
、信号線１１０を介してアドレス変換バッファ２に対し
２て、キイ部とデータ部とを書込むための指示がアドレ
ス変換バッファ制御部６から送出される。
タｌに与えられ九データのうち、変換が不要な部分であ
る。上の様にして求めた実アドレスを使用して、キャッ
シュメモリ、またｔｆ主記憶装置をアクセスし、アドレ
シングする。比較部３で上記両データ間の一致が得られ
なかった場合には、変換すべきデータを信号線１０３を
介してアドレス変換部５へ入力し、アドレス変換した出
力をセレクタ４によって選択し、信号線１０７に出力す
る。この時、アドレス変換バッファ制御部６によってア
ドレスレジスタｌの１１カー１アドレス変換されるが、
アドレス変換された値が出力されるまで保持すべき信号
は信号線１０９ヲ介シてアドレス変換バッファ制御部６
から指示される。アドレス変換された値が出力された後
、信号線１１０を介してアドレス変換バッファ２に対し
２て、キイ部とデータ部とを書込むための指示がアドレ
ス変換バッファ制御部６から送出される。
（発明の詳細な説明）
本発明には以上説明したように、実チヤネル制御装置の
アドレス変換バッファのキイ部として、仮想マシン識別
子の一部分と仮想マシン上のアドレスの一部とを設定し
、アドレス変換バッファのアドレス情報としてキイ部以
外の仮想７２７ン識別子と、仮想マシン上の仮想アドレ
ス／実アドレス識別子と、仮想マシン上のアドレスのキ
イ部以外のアドレス情報の一部をアドレスレジスタに与
え、アドレス変換バッファのキイ部がアドレスレジスタ
の相当する部分の内容に一致したとき、データ部として
続出した実アドレスの一部、または全部をアクセスすべ
きメモリの実アドレスの一部、ｔたけ全部として便用す
ることにより、仮想マシンシステム［３けるアドレス変
換を高速化できると云う効果がある０
アドレス変換バッファのキイ部として、仮想マシン識別
子の一部分と仮想マシン上のアドレスの一部とを設定し
、アドレス変換バッファのアドレス情報としてキイ部以
外の仮想７２７ン識別子と、仮想マシン上の仮想アドレ
ス／実アドレス識別子と、仮想マシン上のアドレスのキ
イ部以外のアドレス情報の一部をアドレスレジスタに与
え、アドレス変換バッファのキイ部がアドレスレジスタ
の相当する部分の内容に一致したとき、データ部として
続出した実アドレスの一部、または全部をアクセスすべ
きメモリの実アドレスの一部、ｔたけ全部として便用す
ることにより、仮想マシンシステム［３けるアドレス変
換を高速化できると云う効果がある０
第１図は本発明によって構成した仮想マシンシステムに
おけるアドレス変換方式の一実Ｐ！ａｆｌｌヲ示スブロ
ック図である。 ｌ・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４′−選択部 ５・・・アドレス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽
おけるアドレス変換方式の一実Ｐ！ａｆｌｌヲ示スブロ
ック図である。 ｌ・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４′−選択部 ５・・・アドレス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽
Claims (1)
- 実チヤネル制御装着に含まれ、仮想マシンシステムにお
いて使用されるアドレス変換方式において、仮想マシン
識別子の一部分と仮想マシン上のアドレスの一部分とを
キイ部として使用し、実アドレスの一部分または全部を
データ部として使用したアドレス変換バッファと、アド
レス変換テーブルによって前記仮想マシン上の仮想アド
レス情報は実アドレスを実マシン上の実アドレスの一部
、または全部に変換するためのアドレス変換部と、前記
アドレス変換部によって求めた前記実アドレスの一部、
ま九は全部ｆ Ａｔｌ ｅアドレス変換バッファのデー
タ部に書込み、前記仮想マシン識別子の一部と前記仮想
マシン上のアドレスの一部とをアドレス変換バッファの
キイ部に書込むためのアドレス変換バッファ制御部と、
前記キイ部以外の仮想マシン識別子、前記仮想マシン上
の仮想アドレス／実アドレス識別子、および＾１Ｊ記キ
イ部以外であって前記仮想マシン上のアドレスの一部を
アドレス情報として使用し前記アドレス変換バッファの
書込み、続出しを実行するだめのアドレスレジスタと、
前記アドレス変換バッファから送出された続出しデータ
のキイ部と、前記アドレスレジスタにセットされた前記
アドレス情報の対応する部分とが一致するか否かを検出
するための比較部と、前記比較部によって曲記一致が検
出された時には前記アドレス変換バッファからの続出し
データを輯記夷マシンの前記実アドレスの一部、ｔたは
全部として選択し１．前記一致が慎重されない時には前
記アドレス情報部によって求めたアドレス情報を前記実
マシンの前記実アドレＸの一部、または全部として選択
するための選択部と′ｋｊＬ備したことを特徴とする装
置によって構成した仮想マシンシステムにおけるアドレ
ス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078664A JPS58196681A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078664A JPS58196681A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196681A true JPS58196681A (ja) | 1983-11-16 |
| JPS6218065B2 JPS6218065B2 (ja) | 1987-04-21 |
Family
ID=13668124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078664A Granted JPS58196681A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196681A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441355U (ja) * | 1990-08-01 | 1992-04-08 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
-
1982
- 1982-05-11 JP JP57078664A patent/JPS58196681A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218065B2 (ja) | 1987-04-21 |
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