JPH0342529B2 - - Google Patents
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- Publication number
- JPH0342529B2 JPH0342529B2 JP57090623A JP9062382A JPH0342529B2 JP H0342529 B2 JPH0342529 B2 JP H0342529B2 JP 57090623 A JP57090623 A JP 57090623A JP 9062382 A JP9062382 A JP 9062382A JP H0342529 B2 JPH0342529 B2 JP H0342529B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- connection point
- output
- parallel connection
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は双方向電流出力型デジタル−アナログ
（Ｄ−Ａ）変換器に関する。
（Ｄ−Ａ）変換器に関する。
重み電流源としてMOSFETの飽和領域の特性
を利用している従来の双方向電流出力型デジタル
−アナログ（Ｄ−Ａ）変換器は、特に2.5V程度
の低電圧で200ｍＷ程度の出力でスピーカーを直
接駆動するためには、重み電流源用MOSFET及
び電流極性切換用MOSFETのチヤンネル幅を5V
駆動時より４倍以上にしなければならず、このＤ
−Ａ変換器をLSIに組み込む場合、Ｄ−Ａ変換器
のLSIの中に占める割合が大きくなりコストが5V
電源使用のＤ−Ａ変換器を組み込む場合に比べ大
幅に上昇する欠点があつた。また直線性歪みも
5V動作時に較べ大幅に悪くなる欠点があつた。
を利用している従来の双方向電流出力型デジタル
−アナログ（Ｄ−Ａ）変換器は、特に2.5V程度
の低電圧で200ｍＷ程度の出力でスピーカーを直
接駆動するためには、重み電流源用MOSFET及
び電流極性切換用MOSFETのチヤンネル幅を5V
駆動時より４倍以上にしなければならず、このＤ
−Ａ変換器をLSIに組み込む場合、Ｄ−Ａ変換器
のLSIの中に占める割合が大きくなりコストが5V
電源使用のＤ−Ａ変換器を組み込む場合に比べ大
幅に上昇する欠点があつた。また直線性歪みも
5V動作時に較べ大幅に悪くなる欠点があつた。
本発明の目的は上記の欠点を排除するもので、
低電圧にてスピーカーを直接駆動し小さい歪率で
大きな出力を得ることができるＤ−Ａ変換器を提
供することにある。
低電圧にてスピーカーを直接駆動し小さい歪率で
大きな出力を得ることができるＤ−Ａ変換器を提
供することにある。
本発明は重み電流源として重み入力信号によつ
てON又はOFFし、各々並列に接続されている
MOSFET群、前記MOSFET群のドレイン出力
及び互いに逆相の極性切換信号が入力されている
第１及び第２のインバータ（反転）特性をもつゲ
ート手段、前記MOSFET群のドレインとＤ−Ａ
変換器の第１及び第２の出力端子の間にそれぞれ
並列に接続されている第１及び第２の
MOSFET、前記第１及び第２のMOSFETのゲ
ート電極はそれぞれ前記第１及び第２のゲート手
段の出力が接続され、前記第１のゲート手段と第
１のMOSFETは、第２のゲート手段と第２の
MOSFETにより前記MOSFET群のドレイン・
イソース間電圧を安定に保つ事により前記重み電
流源MOSFETに対し、負荷変動に対しても安定
に電流を流させ、前記、互いに逆相の極性切換信
号がゲート電極に入力されている第３及び第４の
MOSFET、前記第３及び第４のMOSFETのド
レイン及びソースを各々電流の一端及びＤ−Ａ変
換器の第１及び第２の出力端子に接続されている
事を特徴とする。
てON又はOFFし、各々並列に接続されている
MOSFET群、前記MOSFET群のドレイン出力
及び互いに逆相の極性切換信号が入力されている
第１及び第２のインバータ（反転）特性をもつゲ
ート手段、前記MOSFET群のドレインとＤ−Ａ
変換器の第１及び第２の出力端子の間にそれぞれ
並列に接続されている第１及び第２の
MOSFET、前記第１及び第２のMOSFETのゲ
ート電極はそれぞれ前記第１及び第２のゲート手
段の出力が接続され、前記第１のゲート手段と第
１のMOSFETは、第２のゲート手段と第２の
MOSFETにより前記MOSFET群のドレイン・
イソース間電圧を安定に保つ事により前記重み電
流源MOSFETに対し、負荷変動に対しても安定
に電流を流させ、前記、互いに逆相の極性切換信
号がゲート電極に入力されている第３及び第４の
MOSFET、前記第３及び第４のMOSFETのド
レイン及びソースを各々電流の一端及びＤ−Ａ変
換器の第１及び第２の出力端子に接続されている
事を特徴とする。
第１図は本発明の一実施例で、Q1，Q2，Q3，
Q4，Q5，Q6，Q7，Q8はエンハンスメント型
MOSFETでQ1，Q2，Q3，Q4にはそれぞれＤ−
Ａ変換器の重みデータ入力D1，D2，D3，D4がゲ
ート電極に入力されており、各々のソースは電源
の一端に接続されており、ドレインは並列に接続
されている。Q1，Q2，Q3，Q4はそれぞれD1，
D2，D3，D4が“１”でON、“０”でOFFする。
１はQ1，Q2，Q3，Q4で構成されるMOSFET群、
Ｓは符号入力、２及び３はNORゲート、４はイ
ンバータ、６は電源の他端、７，８はそれぞれＤ
−Ａ変換器の出力端子、５はスピーカーで代表さ
れる負荷、９はQ1，Q2，Q3，Q4で構成される
MOSFET群１のドレイン出力である。Q2，Q3，
Q4はQ1に対しチヤンネル幅／チヤンネル長を２
倍、４倍、８倍と重みをつけてある。MOSFET
群１のドレイン出力１がNORゲート２及び３の
入力に接続され、電流極性を決定する符号入力Ｓ
がQ8のゲート電極、インバータ４、NORBゲー
ト３の入力に接続され、NORゲート２の出力は
Q5のゲート電極に、NORゲート３の出力はQ6の
ゲート電極に、インバータ４の出力がQ7のゲー
ト電極に接続されている。Q5のソース電極は９
に、ドレイン電極は８に接続されている。Q6の
ソースは９に、ドレインは７に接続されている。
Q7のドレインは電源の他端６に、ソースは８に
接続されている。Q8のドレインは電源の他端６
に、ソースは７に接続されている。
Q4，Q5，Q6，Q7，Q8はエンハンスメント型
MOSFETでQ1，Q2，Q3，Q4にはそれぞれＤ−
Ａ変換器の重みデータ入力D1，D2，D3，D4がゲ
ート電極に入力されており、各々のソースは電源
の一端に接続されており、ドレインは並列に接続
されている。Q1，Q2，Q3，Q4はそれぞれD1，
D2，D3，D4が“１”でON、“０”でOFFする。
１はQ1，Q2，Q3，Q4で構成されるMOSFET群、
Ｓは符号入力、２及び３はNORゲート、４はイ
ンバータ、６は電源の他端、７，８はそれぞれＤ
−Ａ変換器の出力端子、５はスピーカーで代表さ
れる負荷、９はQ1，Q2，Q3，Q4で構成される
MOSFET群１のドレイン出力である。Q2，Q3，
Q4はQ1に対しチヤンネル幅／チヤンネル長を２
倍、４倍、８倍と重みをつけてある。MOSFET
群１のドレイン出力１がNORゲート２及び３の
入力に接続され、電流極性を決定する符号入力Ｓ
がQ8のゲート電極、インバータ４、NORBゲー
ト３の入力に接続され、NORゲート２の出力は
Q5のゲート電極に、NORゲート３の出力はQ6の
ゲート電極に、インバータ４の出力がQ7のゲー
ト電極に接続されている。Q5のソース電極は９
に、ドレイン電極は８に接続されている。Q6の
ソースは９に、ドレインは７に接続されている。
Q7のドレインは電源の他端６に、ソースは８に
接続されている。Q8のドレインは電源の他端６
に、ソースは７に接続されている。
Ｓ信号が“１”の時はQ8はON、インバータ４
は“０”になるので、Q7はOFF、NOR３は
“０”になるのでQ6はOFFになる。
は“０”になるので、Q7はOFF、NOR３は
“０”になるのでQ6はOFFになる。
第２図のａに示される１０はNOR２または
NOR３の入力電圧に対する出力電圧を示す特性
図である。インバータ４からの出力は“０”であ
るので、NORP２の出力電圧は９からの入力電
圧に依存し、第２図ａの１０の特性を示す。
NOR２とQ5で負帰還ルーブを形成する。D1，
D2，D3，D4がそれぞれ“１”，“０”，“０”，“０”
の時はQ1がON，Q2，Q3，Q4はOFFし、第２図
ｂで示される１１の特性上のI1の電流が流れQB1
のドレイン・接地間電圧はVI1になり、NOR２の
出力電圧は第２図のａで示されるVO1になる。Q5
のゲート電圧はVO1になるのでQ5の特性は第２図
b′の１４に示される特徴となる。１１と１４の交
点において平衡状態となり、I1が６よりQ8，５，
Q5を通してQ1に流れる。つまりスピーカー５に
は端子７から端子８の方向に電流I1が流れる。Ｓ
信号が“０”の時はQ8はOFF、インバータ４の
出力は“１”になるのでQ7はON、NOR２の出
力は“０”になりQ5はOFFする。NOR３の特性
は第２図ａの１０に示される特性であり、Ｓ信号
“１”の時のNOR２と同様の動作をし、NOR３
とQ6で負帰還ループを形成し、電源の他端６よ
り、Q7，５，Q6を通してQ1にI1の電流が流れる。
つまりスピーカー５には端子８から端子７の方向
に電流I1が流れる。
NOR３の入力電圧に対する出力電圧を示す特性
図である。インバータ４からの出力は“０”であ
るので、NORP２の出力電圧は９からの入力電
圧に依存し、第２図ａの１０の特性を示す。
NOR２とQ5で負帰還ルーブを形成する。D1，
D2，D3，D4がそれぞれ“１”，“０”，“０”，“０”
の時はQ1がON，Q2，Q3，Q4はOFFし、第２図
ｂで示される１１の特性上のI1の電流が流れQB1
のドレイン・接地間電圧はVI1になり、NOR２の
出力電圧は第２図のａで示されるVO1になる。Q5
のゲート電圧はVO1になるのでQ5の特性は第２図
b′の１４に示される特徴となる。１１と１４の交
点において平衡状態となり、I1が６よりQ8，５，
Q5を通してQ1に流れる。つまりスピーカー５に
は端子７から端子８の方向に電流I1が流れる。Ｓ
信号が“０”の時はQ8はOFF、インバータ４の
出力は“１”になるのでQ7はON、NOR２の出
力は“０”になりQ5はOFFする。NOR３の特性
は第２図ａの１０に示される特性であり、Ｓ信号
“１”の時のNOR２と同様の動作をし、NOR３
とQ6で負帰還ループを形成し、電源の他端６よ
り、Q7，５，Q6を通してQ1にI1の電流が流れる。
つまりスピーカー５には端子８から端子７の方向
に電流I1が流れる。
第２図ｂの１２はD4が“１”の時のQ4に流れ
る電流特性で、特性１１の８倍の電流を示してい
るものとする。特性１３はD1，D2，D3，D4が全
て“１”と時にQ1，Q2，Q3，Q4が全部ONして
いる時に流れる電流を合計した特性で９から接地
に対して流れる電流を示し、特性１１の15倍の電
流となつているものとする。特性１５はＳ信号が
“１”の時にQ5に流れる電流特性を示し、Ｓ信号
が“０”の時にQ6に流れる電流特性を示してい
る。Ｓ信号が“１”の時Q1がON、Q2，Q3，Q4
が共にONの状態に変化する時、９から接地への
インピーダンスが下がり、ドレイン接地間電圧が
V11からVI2の方向へ下降するので、NOR２の出
力電圧はVO1からVO2の方向に上昇し、Q5のゲー
ト電圧はVO1からVO2へと上昇するので、Q5の電
流特性は第２図ｂの１４から１５へ変化する。そ
して１３と１５の交点の電流I2が電源の他端６か
らQ5，５，Q5を通して流れる。その時の９の電
圧はVI2であり、VI1より少し下つた電圧となつて
おり、NORゲート２とQ5により定電圧回路とし
て動作している。従つて、I2は15I1より少し小さ
い電流になつているがほぼ１５I2である。従つて
重み入力信号によつてデジタル−アナログ変換さ
れた電流がスピーカーで代表されるＤ／Ａコンバ
ータの負荷５に流れる。Ｓ信号が“１”の時も同
様にNORゲート３とQ6で定電圧回路として動作
し、１３と１５の交点の電流I2な電源の他端６か
らQ7，５，Q6を通して流れる。従来の電流出力
型Ｄ／Ａコンバータは第１図のQ1，Q2，Q3，Q4
に相当するMOSFETを飽和領域の特性を利用し
て使用するものである。いこのため、重みづけト
ランジスタQ1〜Q4のゲート電圧VGは並列接続
点９のドレイン電圧VDよりも小さく（VG≦VD
＋VT）しておかなければならない。さもなく
ば、トランジスタQ1〜Q4が非飽和領域動作に移
つてしまうため、正確な出力が得られず歪率が大
きくなつてしまう。しかながら、歪率を小さくし
ようとしてゲート電圧VGをドレイン電圧VDよ
り低くすると、各トランジスタQ1〜Q4を流れる
ドレイン電流が小さくなつてしまいスピーカー５
を十分にドライブするとができなくなつてしま
う。このため、従来はトランジスタのサイズを大
きくしてドライブ能力を確保するようにしていた
が、その分トランジスタ面積が増加してLSI化に
不利であつた。
る電流特性で、特性１１の８倍の電流を示してい
るものとする。特性１３はD1，D2，D3，D4が全
て“１”と時にQ1，Q2，Q3，Q4が全部ONして
いる時に流れる電流を合計した特性で９から接地
に対して流れる電流を示し、特性１１の15倍の電
流となつているものとする。特性１５はＳ信号が
“１”の時にQ5に流れる電流特性を示し、Ｓ信号
が“０”の時にQ6に流れる電流特性を示してい
る。Ｓ信号が“１”の時Q1がON、Q2，Q3，Q4
が共にONの状態に変化する時、９から接地への
インピーダンスが下がり、ドレイン接地間電圧が
V11からVI2の方向へ下降するので、NOR２の出
力電圧はVO1からVO2の方向に上昇し、Q5のゲー
ト電圧はVO1からVO2へと上昇するので、Q5の電
流特性は第２図ｂの１４から１５へ変化する。そ
して１３と１５の交点の電流I2が電源の他端６か
らQ5，５，Q5を通して流れる。その時の９の電
圧はVI2であり、VI1より少し下つた電圧となつて
おり、NORゲート２とQ5により定電圧回路とし
て動作している。従つて、I2は15I1より少し小さ
い電流になつているがほぼ１５I2である。従つて
重み入力信号によつてデジタル−アナログ変換さ
れた電流がスピーカーで代表されるＤ／Ａコンバ
ータの負荷５に流れる。Ｓ信号が“１”の時も同
様にNORゲート３とQ6で定電圧回路として動作
し、１３と１５の交点の電流I2な電源の他端６か
らQ7，５，Q6を通して流れる。従来の電流出力
型Ｄ／Ａコンバータは第１図のQ1，Q2，Q3，Q4
に相当するMOSFETを飽和領域の特性を利用し
て使用するものである。いこのため、重みづけト
ランジスタQ1〜Q4のゲート電圧VGは並列接続
点９のドレイン電圧VDよりも小さく（VG≦VD
＋VT）しておかなければならない。さもなく
ば、トランジスタQ1〜Q4が非飽和領域動作に移
つてしまうため、正確な出力が得られず歪率が大
きくなつてしまう。しかながら、歪率を小さくし
ようとしてゲート電圧VGをドレイン電圧VDよ
り低くすると、各トランジスタQ1〜Q4を流れる
ドレイン電流が小さくなつてしまいスピーカー５
を十分にドライブするとができなくなつてしま
う。このため、従来はトランジスタのサイズを大
きくしてドライブ能力を確保するようにしていた
が、その分トランジスタ面積が増加してLSI化に
不利であつた。
これに対して、本発明はトランジスタQ1〜Q4
を非飽和領域で動作せしめ、小さなトランジスタ
サイズで大きなドレイン電流を得、ドライブ能力
の向上を図つている。しかし、ここでトランジス
タQ1〜Q4を非飽和領域で動作させているので、
並列接続点９のドレイン電圧を定電圧化しておか
なければ、トランジスタQ1〜Q4の切りかえ時に
生じるインピダンースの変動の影響をうける。従
つて、本発明では並列接続点９の電位を定電圧化
するめに、これをゲート回路２，３を介してトラ
ンジスタQ5，Q6のゲートに負帰還している。こ
の結果、本発明によれば、小さなトランジスタサ
イズで大きな出力電流を得ることができるととも
に、歪率の小さいＤ−Ａコンバータが得られる。
を非飽和領域で動作せしめ、小さなトランジスタ
サイズで大きなドレイン電流を得、ドライブ能力
の向上を図つている。しかし、ここでトランジス
タQ1〜Q4を非飽和領域で動作させているので、
並列接続点９のドレイン電圧を定電圧化しておか
なければ、トランジスタQ1〜Q4の切りかえ時に
生じるインピダンースの変動の影響をうける。従
つて、本発明では並列接続点９の電位を定電圧化
するめに、これをゲート回路２，３を介してトラ
ンジスタQ5，Q6のゲートに負帰還している。こ
の結果、本発明によれば、小さなトランジスタサ
イズで大きな出力電流を得ることができるととも
に、歪率の小さいＤ−Ａコンバータが得られる。
さらに、本発明によれば並列接続点を定電圧化
するための手段（NORゲート２，３，Q5，Q6）
のうちトランジスタQ5、Q6については出力切換
用トランジスタの一部を兼用し、少ない素子数で
定電圧化を実現しているとともに余分な素子が不
要なため電圧ドロツプが小さく低電圧でのスピー
カー駆動が可能である。また同じ出力電力の場合
MOSFETのチヤンネル幅を小さくできるのでチ
ツプに占める面積が小さくなり、低コストになる
大きな効果がある。特に低電圧で動作させる時に
その効果は大きい。またQ5，Q6，Q7，Q8はスレ
ツシユホールド電圧が0V近辺のノンドーブ型
IGFETでもよい。
するための手段（NORゲート２，３，Q5，Q6）
のうちトランジスタQ5、Q6については出力切換
用トランジスタの一部を兼用し、少ない素子数で
定電圧化を実現しているとともに余分な素子が不
要なため電圧ドロツプが小さく低電圧でのスピー
カー駆動が可能である。また同じ出力電力の場合
MOSFETのチヤンネル幅を小さくできるのでチ
ツプに占める面積が小さくなり、低コストになる
大きな効果がある。特に低電圧で動作させる時に
その効果は大きい。またQ5，Q6，Q7，Q8はスレ
ツシユホールド電圧が0V近辺のノンドーブ型
IGFETでもよい。
第１図は本発明の一実施例、第２図ａはインバ
ータ特性を示す図、第２図ｂはMOSFETの電流
特性図である。 Q1，Q2，Q3，Q4……エンハンスメント型
IGFET、Q5，Q6，Q7，Q8……IGFET、４……
インバータ、２，３……NORゲート、１……
MOSFET群、５……外部負荷（スピーカー）、
D1，D2，D3，D4……重み信号入力、Ｓ……符号
入力、６…電源の他端、７，８……Ｄ／Ａコンバ
ータ出力端子、９……MOSFET群のドレイン電
極、１０……NORゲート２と３のインバータ特
性、１１，１２，１３，１４，１５……
MOSFETの電流特性。
ータ特性を示す図、第２図ｂはMOSFETの電流
特性図である。 Q1，Q2，Q3，Q4……エンハンスメント型
IGFET、Q5，Q6，Q7，Q8……IGFET、４……
インバータ、２，３……NORゲート、１……
MOSFET群、５……外部負荷（スピーカー）、
D1，D2，D3，D4……重み信号入力、Ｓ……符号
入力、６…電源の他端、７，８……Ｄ／Ａコンバ
ータ出力端子、９……MOSFET群のドレイン電
極、１０……NORゲート２と３のインバータ特
性、１１，１２，１３，１４，１５……
MOSFETの電流特性。
Claims (1)
- １ チヤンネル長／チヤンネル幅が重み付けさ
れ、並列に接続された複数のMOSFETと、各
MOSFETのゲートの重み付けされたデジタル信
号を印加する手段と、前記MOSFETの並列接続
点と第１の出力端子との間に接続された第１の
MOSFETと、電源と第２の出力端子との間に接
続されたスイツチング用の第２のMOSFETと、
前記電源と前記第１の出力端子との間に接続され
たスイツチング用の第３のMOSFETと、前記第
２の出力端子と前記並列接続点との間に接続され
た第４のMOSFETと、符号信号の入力端子と、
前記符号信号の値に応じて前記第２のMOSFET
と前記第３のMOSFETとを排他的に開閉制御す
る手段と、第１の入力端に前記符号信号が供給さ
れるとともに第２の入力端が前記並列接続点に接
続され、出力端が前記第４のMOSFETのゲート
端子に接続されるものであつて、符号信号が一方
のレベルの時は前記並列接続点の電位が定電圧と
なるように、また符号信号が他方のレベルの時は
前記第４のMOSFETがオフされるように第４の
MOSFETのゲート電位を制御する第１のゲート
回路と、第１の入力端に前記符号信号の反転出力
が供給されるとともに第２の入力端が前記並列接
続点に接続され、出力端が前記第１のMOSFET
のゲート端子に接続されるものであつて、符号信
号が一方のレベルの時は前記第１のMOSFETが
オフされるように、また符号信号が他方のレベル
の時は前記並列接続点の電位が定電圧となるよう
に第１のMOSFETのゲート電位を制御する第２
のゲート回路とを具備し、前記デジタル信号のデ
ジタア入力値に応じたアナログ出力が前記第１の
出力端子と第２の出力端子に生じるようにしたこ
とを特徴とする電流出力型Ｄ−Ａコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9062382A JPS58207713A (ja) | 1982-05-28 | 1982-05-28 | 電流出力型ｄ−ａコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9062382A JPS58207713A (ja) | 1982-05-28 | 1982-05-28 | 電流出力型ｄ−ａコンバ−タ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4077710A Division JPH07118650B2 (ja) | 1992-03-31 | 1992-03-31 | 電界効果トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207713A JPS58207713A (ja) | 1983-12-03 |
| JPH0342529B2 true JPH0342529B2 (ja) | 1991-06-27 |
Family
ID=14003606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9062382A Granted JPS58207713A (ja) | 1982-05-28 | 1982-05-28 | 電流出力型ｄ−ａコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207713A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3332115B2 (ja) * | 1994-04-08 | 2002-10-07 | 株式会社東芝 | 多入力トランジスタおよび多入力トランスコンダクタ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5762625A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Integrated circuit device |
-
1982
- 1982-05-28 JP JP9062382A patent/JPS58207713A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207713A (ja) | 1983-12-03 |
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