JPH0343830A - ブロックリピート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ パイプライン処理方式を用いて繰返し処理を行う場合の
ブロックリピート方式に関し、Ｍ個のインストラクショ
ンを１個のブロックとしてＮ回繰返すシーケンスをパイ
プライン処理方式で行えるようにすることを目的とし、
Ｍ個のインストラクションを１個のブロックとしてＮ回
繰返すシーケンスをバイブライン方式で行う場合におい
て、前記Ｍの値を保持するＭレジスタと、Ｎの値を保持
するＮレジスタと、Ｍ個のインストラクションをＮ回繰
り返すシーケンスを示す命令が来たら、その命令の番地
の次の番地アドレスを保持するアドレス保持レジスタを
設けておき、前記アドレス保持レジスタの値をプログラ
ムカウンタに初期セットすると共に、以降、命令ＲＯＭ
から読出した命令を保持するインストラクションレジス
タを２個直列接続して、初段のインストラクションレジ
スタの値をルックアヘッドデコーダによりデコードして
予め内部ＲＡＭのアドレスを求めておくというパイプラ
イン処理のインストラクションを１ステップずつ実行す
る度にプログラムカウンタの値を１ずつ増加させるよう
にし、プログラムカウンタの値とＭレジスタの値とが一
致したら、前記アドレス保持レジスタに保持されている
番地アドレスをプログラムカウンタに再セットすると共
に、シーケンスの繰返し回数をシーケンス回数レジスタ
に保持しておき、前記シーケンスの繰返し回数がＮにな
ったらリピート処理をストップして次の処理に移行する
ように構成する。

［産業上の利用分野］ 本発明はバスプライン処理方式を用いて繰返し処理を行
う場合のブロックリピート回路に関する。

［従来の技術］ プログラム制御方式の信号処理ＬＳＩ（特にプロセッサ
）等のプログラムシーケンス制御においては、信号処理
を高速化するために、パイプライン方式による処理が行
われている。第６図は、従来回路の構成例を示すブロッ
ク図である。最初は、セレクタ１はセレクト信号ＰＣ８
１により１側がセレクトされている。従って、セレクタ
１は“１“をセレクトしている。このセレクタ１の出力
は加算器２に入ってフィードバック信号と加算される。

加算器２の出力はセレクタ３に入るが、このセレクタ３
もセレクタ１と同様、１側がセレクトされている。従っ
て、セレクタ３は加算器２の出力をセレクトしており、
加算器２の出力がプログラムカウンタ４に入っている。

該プログラムカウンタ４の初期値はパワーオンリセット
により０が入るようになっている。そして、該プログラ
ムカウンタ４の出力は、フィードバックされて加算器２
の一方の人力に人力されると共に、命令ＲＯＭ５にアド
レスとして入っている。そして、マシンクロックに同期
してプログラムカウンタ４の出力は、加算器２により１
ずつインクリメントされていく。

当該アドレスによりアクセスされた命令ＲＯＭ番地に格
納されている命令は読出されてインストラクションレジ
スタが６．７と２個直列接続された回路に入る。先ず、
命令ＲＯＭ５の出力は第１のインストラクションレジス
タ６　（ＩＲＩ）に入る。ＩＲＩの出力はマシンクロッ
クに同期して第２のインストラクションレジスタ７（Ｉ
Ｒ２）に入る。この間に、ＩＲＩの出力は、ルックアヘ
ッドデコーダ８に入って内部ＲＡＭアドレス等が前もっ
て計算され、出力される。そして、次のタイミングでＩ
Ｒ２に入った命令がデコーダ９によりデコードされ、実
行される。例えば、ＭＯＶ　　Ａ。

Ｂ　（Ｂレジスタの内容をＡレジスタに移せ）のような
命令を実行する場合、Ａレジスタ、Ｂレジスタの値をル
ックアヘッドデコーダ８により予め求めておき、デコー
ダ９でＭＯＶ命令を実行する際にはＡレジスタ、Ｂレジ
スタの番地が分かっているので、速やかに命令を実行す
ることができる（バイブライン動作）。

なお、セレクト信号ｐｃｓｏによりセレクタ１゜３の０
側がセレクトされる場合は、ＩＲ２にジャンプ先の番地
アドレスが入った時に、この番地をプログラムカウンタ
４にセットしてジャンプ命令を実行する場合等が考えら
れる。

［発明が解決しようとする課題］ このような回路で繰返し命令（リピート命令）を実行さ
せる場合には、プログラムカウンタ５及びＩＲＩ、ＩＲ
２，ルックアヘッドデコーダ８及びデコーダ９により構
成されるパイプラインをリピートする回数だけ止めてお
き、繰返し実行させる命令をＩＲ２に保持させ、このＩ
Ｒ２の出力をデコーダ９により繰返しデコードすること
により処理している。従って、従来の回路によれば、複
数の命令がまとまった命令ブロックを繰返し行うという
ことができなかった。

本発明はこのような課題に鑑みてなされたものであって
、Ｍ個のインストラクションを１個のブロックとしてＮ
回繰返すシーケンスをパイプライン処理方式で行えるよ
うにすることができるブロックリピート回路を提供する
ことを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第５図と同一
のものは、同一の符号を付して示す。図に示す回路は、
Ｍ個のインストラクションを１個のブロックとしてＮ回
繰返すシーケンスをパイプライン方式で行う回路である
ものとする。図において、２０はＩＲＩの出力から前記
Ｍの値を取込み、保持するＭレジスタ、２１は同じ（Ｉ
ＲＩからＮの値を取込み、保持するＮレジスタ、２２は
Ｍ個のインストラクションをＮ回繰り返すシーケンスを
示す命令が来たら、その命令の番地の次の番地アドレス
を保持するアドレス保持レジスタである。

２３はＭ個のインストラクションを何回繰返したかを示
す繰返し回数を保持するシーケンス回数レジスタで、Ｎ
レジスタ２１と接続されている。

２４はプログラムカウンタで、マシンクロックに同期し
てｌずつインクリメントされる。該プログラムカウンタ
２４の出力は命令ＲＯＭ５にアドレスとして与えられる
と共に、アドレス保持レジスタ２２にも接続され、該ア
ドレス保持レジスタ２２に繰返し命令の開始番地アドレ
スを与えるようになっている。そして、Ｍレジスタ２０
及びシーケンス回数レジスタ２１からはアドレス保持レ
ジスタ２２に制御信号が入っている。２５は“１゜とア
ドレス保持レジスタ２２の出力のうちのいずれか一方を
セレクトするセレクタである。

［作用］ パイプライン処理のインストラクションを１ステップず
つ実行する度にプログラムカウンタ２３の値を１ずつ増
加させるようにし、プログラムカウンタ２４の値とＭレ
ジスタ２０の値とが一致したら、Ｍレジスタ２０からの
制御によりアドレス保持レジスタ２２に保持されている
番地アドレスをプログラムカウンタ２４に再セットする
と共に、シーケンスの繰返し回数をシーケンス回数レジ
スタ２３に保′持しておくようにする。そして、前記シ
ーケンスの繰返し回数がＮになったらシーケンス回数レ
ジスタ２３からの制御によりアドレス保持レジスタ２２
に保持されている番地アドレスを破棄し、リピート処理
をストップして次の処理に移行するようにする。このよ
うにすることによりＭ個のインストラクションを１個の
ブロックとしてＮ回繰返すシーケンスをパイプライン処
理方式％式％ 第２図は本発明の作用説明図で、実際のインストラクシ
ョンの実行の様子を示している。プログラムのインスト
ラクションが（ｂ）に示すようなものであったものとす
る。プログラムカウンタ（ＰＣ）の値（とりもなおさず
アドレス値）が０１．０２，０３と更新され（これらの
値は１６進を示す。以下同じ）、０３番地の命令がＲＥ
ＰＭ、Ｎ（以下のインストラクション数Ｍの命令を１個
のブロックとしてＮ回繰返せ）という命令であったもの
とする。

この時、０３番地のリピート命令の次の番地、即ち０４
番地のアドレスデータ′０４°がアドレス保持レジスタ
２２にセットされる。図の例では、インストラクション
数Ｍは０４から０９までの６である。この６個のインス
トラクションを１個のブロックとしてＮ回繰返す。（ａ
）にその繰返しの様子を示す。即ち、０４〜０９までの
シーケンスがＭ、　　１〜Ｍ、　ＮまでのＮ回繰返され
ている。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は本発明の一実施例を示す槽底ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、３０は２人力加算器であり、その一方に“１
”が、他方の入力にプログラムカウンタ２４からのフィ
ードバック信号が入っている。そして、該加算器３０の
出力がセレクタ２５の一方の人力に入っている。該セレ
クタ２５の他方の入力には、アドレス保持レジスタ２２
の出力が入っており、セレクト信号ｐｃｓｉ、ｐＣ３２
によりそのいずれか一方がセレクトされる。

例えば、ＰＣ８１が入った時には１側がセレクトされ、
加算器３０出力がプログラムカウンタ２４に入り、ＰＣ
８２が入った時には２側がセレクトされ、アドレス保持
レジスタ２２出力がプログラムカウンタ２４に入る。

３１は一方の人力にマシンクロックＣＫ、他方の入力に
リピートスタート信号（１レベル）又はリピートエンド
信号（０レベル）を受けるオアゲートで、その出力はア
ドレス保持レジスタ２２に制御信号として入っている。

３２はリピートスタート信号を受けると“１”又は“２
”を初期セットし、セットした値からインストラクショ
ンの数をＭまでカウントするＭカウンタ、３３はその一
方の人力にＮレジスタ２０の出力を、他方の人力にＭカ
ウンタ３２の出力を受けて両者の比較を行う比較器であ
る。該比較器３３は両者が一致した時ＰＣ３２信号を発
生する。

３４はリピートスタートによりＮレジスタ２１の出力を
セットし、以後インストラクション数Ｍの実行が終了す
る度にＰＣ３２信号を受けてダウンカウントし、カウン
ト数がＯになったらリピートエンド信号を発生するＮダ
ウンカウンタである。

該ダウンカウンタ３４は、第１図のシーケンス回数レジ
スタ２３に相当する。このように構成された回路の動作
を第４図に示すタイミングチャートを参照しながら説明
すれば、以下のとおりである。

通常の動作では、セレクタ２５はＰＣ８１により１側が
セレクトされている。そして、第４図（イ）に示すよう
なマシンクロックＣＫによりプログラムカウンタ２４の
値に加算器３０により１を加えたものが新たなプログラ
ムカウンタ２４の値となるようになっている。そして、
アドレス保持レジスタ２２には、マシンクロックＣＫに
より（ハ）に示すように１サイクル前の値が常に入るよ
うになっている。そして、ＩＲＩ、ＩＲ２の２個のイン
ストラ゛クションレジスタを用い、ＩＲＩの出力をルッ
クアヘッドデコーダ８により予め内部ＲＡＭ等のアドレ
スを求めておき、ＩＲ２の命令の実行と並行して処理す
ることによりバイブライン動作が行われている。

さて、ＩＲｌに（ニ）に示すようにリピート命令ＲＥＰ
が入ると、この命令はルックアヘッドデコーダ８により
デコードされ、リピートサイズＭ。

Ｎが求められる。求められたＭ、Ｎの値はそれぞれＮレ
ジスタ２０．Ｎレジスタ２１に格納される。

つまり、Ｎレジスタ２０には（へ）に示すようにＭ−６
が格納され、Ｎレジスタ２１にはリピート数Ｎが格納さ
れる。

次のサイクルでＩＲ２にリピート命令ＲＥＰが入ると、
デコーダ９でデコードされる。そして、該デコーダ９か
らデコードされるリピートスタート信号によりＭカウン
タ３２には（ト）に示すように“２″が格納される。ま
た、このリピートスタート信号はオアゲート３１にも入
り、アドレス保持レジスタ２２に入るマシンクロックＣ
Ｋの動作をストップさせる。マシンクロックＣＫの動作
がストップした時のアドレス保持レジスタ２２には（ハ
）に示すように“０４″が保持される。この“０４”は
、リピート命令ＲＥＰの次にくるインストラクションの
プログラムカウンタ値である。

それと同時にＭカウンタ３２がカウント動作を開始する
。

インストラクションを実行する度にＭカウンタ３２の値
は（ト）に示すように１ずつ更新される。

プログラムカウンタ２４の出力も（ロ）に示すように１
ずつ更新されるが、アドレス保持レジスタ２２はマシン
クロックＣＫが止められているので、その内容は（ハ）
に示すように変化しない。そして、Ｍカウンタ３２の値
がＮレジスタ２０の値（Ｍ−６）と一致すると、比較器
３３は一致信号ＰＣＳ２を出力する。

このＰＣ３２Ｃ３２信レクタ２５に入り、この時だけ２
側がセレクトされ、アドレス保持レジスタ２２に保持さ
れている値（ここでは“０４”）が再度プログラムカウ
ンタ２４にセットされる。

それと同時にこのＰＣ９２信号はＮダウンカウンタ３４
に入り、その内容を１だけダウンカウントさせる。また
、Ｍカウンタ３２はリセットされて今度は“１”がセレ
クトされ１からカウントを開始する。その次のサイクル
では、セレクタ３番≠再び１側をセレクトしており、プ
ログラムカウンタ２４は初期値“０４″から１ずつイン
クリメントされる。

以上の動作を繰返すことにより、ブロックリピートが行
われる。そして、Ｎダウンカウンタ３４の値が０になる
と、Ｎ回のリピートが行われたことになる。そこで、Ｎ
ダウンカウンタ３４からはリピートエンド信号“０”が
出力され、オアゲート３１を開きマシンクロックＣＫが
アドレス保持レジスタ２２に入るようにする。この結果
、プログラムはリピートサイクルから抜は出し、次のア
ドレスからの命令を実行するようになる。

第５図は本発明の動作を示すフローチャートである。本
発明は、 Ｍの値を保持するＮレジスタと、Ｎの値を保持するＮレ
ジスタと、Ｍ個のインストラクションをＮ回繰り返すシ
ーケンスを示す命令が来たら、その命令の番地の次の番
地アドレスを保持するアドレス保持レジスタを用意して
おき（ステップ１）、前記アドレス保持レジスタの値を
プログラムカウンタに初期セットすると共に、以降、命
令ＲＯＭから読出した命令を保持するインストラクショ
ンレジスタ２個を直列接続して初段のインストラクショ
ンレジスタの値をデコードして予め内部ＲＡＭのアドレ
スを求めておくというパイプライン処理のインストラク
ションを１ステップずつ実行する度にプログラムカウン
タの値を１ずつ増加させ（ステップ２）、 プログラムカウンタの値とＮレジスタの値とが一致した
ら、前記アドレス保持レジスタに保持されている番地ア
ドレスをプログラムカウンタに再セットすると共に、シ
ーケンスの繰返し回数を保持しておき（ステップ３）、 前記シーケンスの繰返し回数がＮになったらリピート処
理をストップして次の処理に移行する（ステップ４）よ
うに構成している。

上述の実施例では、シーケンス回数レジスタとして、リ
ピート回数Ｎを検出するＮダウンカウンタを用いて、そ
の値が０になるのを検出する方式を用いたが、本発明は
これに限るものではない。

Ｎアップカウンタを用いて、該Ｎアップカウンタの出力
をＮレジスタの値を比較し、一致したらリピート動作を
止めるようにしてもよい。

［発明の効果］ 以上、詳細に説明したように、本発明によればリピート
するブロックの先頭番地を保持し、この保持しているア
ドレスからプログラムカウンタの値を１ずつインクリメ
ントし、その値がブロックのインストラクションの数Ｍ
に達したら、再度プログラムカウンタに保持しているブ
ロックの先頭番地をセットすることを必要リピート回数
Ｎだけ繰返すようにすることにより、Ｍ個のインストラ
クションを１個のブロックとしてＮ回繰返すシーケンス
をパイプライン処理方式で行えるようにすることができ
、実用上の効果が大きい。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の作用説明図、 第３図は本発明の一実施例を示す構成ブロック図、 第４図は各部の動作を示すタイミングチャート、第５図
は本発明の動作を示すフローチャート、第６図は従来回
路の構成例を示すブロック図である。 第１図において、 ５はプログラムカウンタ、 ６．７はインストラクションレジスタ、８はルックアヘ
ッドデコーダ、 ９はデコーダ、 ２０はＮレジスタ、 ２１はＮレジスタ、 ２２はアドレス保持レジスタ、 ２３はシーケンス回数保持レジスタ、 ２４はプログラムカウンタである。

Claims (1)

1. 【特許請求の範囲】 　Ｍ個のインストラクションを１個のブロックとしてＮ
   回繰返すシーケンスをパイプライン方式で行う場合にお
   いて、 前記Ｍの値を保持するＭレジスタ（２０）と、Ｎの値を
   保持するＮレジスタ（２１）と、Ｍ個のインストラクシ
   ョンをＮ回繰り返すシーケンスを示す命令が来たら、そ
   の命令の番地の次の番地アドレスを保持するアドレス保
   持レジスタ（２２）を設けておき、 前記アドレス保持レジスタ（２２）の値をプログラムカ
   ウンタ（２４）に初期セットすると共に、以降、命令Ｒ
   ＯＭ（５）から読出した命令を保持するインストラクシ
   ョンレジスタを（６）、（７）と２個を直列接続して、
   初段のインストラクションレジスタ（６）の値をルック
   アヘッドデコーダ（８）によりデコードして予め内部Ｒ
   ＡＭのアドレスを求めておくというパイプライン処理の
   インストラクションを１ステップずつ実行する度にプロ
   グラムカウンタ（２４）の値を１ずつ増加させるように
   し、 プログラムカウンタ（２４）の値とＭレジスタ（２０）
   の値とが一致したら、前記アドレス保持レジスタ（２２
   ）に保持されている番地アドレスをプログラムカウンタ
   （２４）に再セットすると共に、シーケンスの繰返し回
   数をシーケンス回数レジスタ（２３）に保持しておき、 前記シーケンスの繰返し回数がＮになったらリピート処
   理をストップして次の処理に移行するように構成したこ
   とを特徴とするブロックリピート回路。