JPH0344899A - 書き込み可能な半導体記憶装置 - Google Patents
書き込み可能な半導体記憶装置Info
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- JPH0344899A JPH0344899A JP1178304A JP17830489A JPH0344899A JP H0344899 A JPH0344899 A JP H0344899A JP 1178304 A JP1178304 A JP 1178304A JP 17830489 A JP17830489 A JP 17830489A JP H0344899 A JPH0344899 A JP H0344899A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
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- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
書き込み可能な半導体記憶装置（以下、ＲＷＭＲｅａｄ
／ Ｌｉｆｅ Ｍｅｍｏｒｙという。）に係り、特に
自己のデバイス識別コードを記憶する回路を有１゛るＲ
ＷＭに関し、 ビット線冗長化を行った場合においても、支障なくデバ
イス識別コードの読み出しが可能なようにデバイス識別
コードを記憶し得るＲＷＭを提供することを目的とし、 メモリセルアレイと、このメモリセルアレイに対する情
報の書き込みおよび読み出しを行うデータセンス回路と
、前記メモリセルアレイを構成する複数のビット線の共
通ノードと当該データセンス回路との間に介在するバス
線とを備えた書き込み可能な半導体記憶装置において、 当該書き込み可能な半導体記憶装置の識別コードを記憶
する回路を前記バス線に電気的に接続し当該識別コード
を外部に読み出し可能として構成する。
／ Ｌｉｆｅ Ｍｅｍｏｒｙという。）に係り、特に
自己のデバイス識別コードを記憶する回路を有１゛るＲ
ＷＭに関し、 ビット線冗長化を行った場合においても、支障なくデバ
イス識別コードの読み出しが可能なようにデバイス識別
コードを記憶し得るＲＷＭを提供することを目的とし、 メモリセルアレイと、このメモリセルアレイに対する情
報の書き込みおよび読み出しを行うデータセンス回路と
、前記メモリセルアレイを構成する複数のビット線の共
通ノードと当該データセンス回路との間に介在するバス
線とを備えた書き込み可能な半導体記憶装置において、 当該書き込み可能な半導体記憶装置の識別コードを記憶
する回路を前記バス線に電気的に接続し当該識別コード
を外部に読み出し可能として構成する。
本発明は、書き込み可能な半導体記憶装置（以下、ＲＷ
Ｍ ： Ｒｅａｄ ／ Ｗ「ｉｔｅ ＭｅｍｏＢという
。）に係り、特に自己のデバイス識別コードを記憶する
回路を有するＲＷＭに関する。
Ｍ ： Ｒｅａｄ ／ Ｗ「ｉｔｅ ＭｅｍｏＢという
。）に係り、特に自己のデバイス識別コードを記憶する
回路を有するＲＷＭに関する。
ＲＷＭとしては、大別して、ＲＡ Ｍ （Ｒａｎｄｏｍ
＾ａｃｅ’ｓ Ｍｅｍｏｒｙ ） 、ＲＯＭ （Ｒｅａ
ｄ ０ｎｔ７ Ｍｅｍｏｒｙ）があり、特に後者のうち
書き込み可能なものがＲＷＭに該当する。後者の書き込
み可能なＲＯＭを分類すると、構造に関しては、バイポ
ーラ形Ｐ ＲＯＭ、 Ｆ Ａ Ｍ ＯＳ （Ｆｌｏａ
ｔｉｎｇ−ｇａｌｅ Ａｖａ−ａｎｃｈｅ １ｎｉｅｃ
ｌｉｏｎ Ｍ ＯＳ ） およびＭＮＯＳ（Ｌｔａ
ｌ Ｎ１Ｈｉｄｅ Ｏ！ｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏ＋ ）があり、用途に関してはＦ ＲＯＭ （Ｐ「
ｏｇｒａｍｍａｂｌｅＲＯＭ） ＥＰ−ＲＯＭ（Ｅ＋
ａ＋ａｂｌｅＰ＋ｏｇ＋ａａ＋ｍａｂｌｅ ＲＯＭ）
、ＥＥＰ−ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥ＋
ａ＋ａｂｌｅ ａｎｄ Ｐ「ｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ） Ｅ ＡＲＯＭ （Ｅｌｅｃｔ＋１ｃａｌ１７
Ａｌｔｅｒａｂｌｅ ＲＯＭ）等が知られている。
＾ａｃｅ’ｓ Ｍｅｍｏｒｙ ） 、ＲＯＭ （Ｒｅａ
ｄ ０ｎｔ７ Ｍｅｍｏｒｙ）があり、特に後者のうち
書き込み可能なものがＲＷＭに該当する。後者の書き込
み可能なＲＯＭを分類すると、構造に関しては、バイポ
ーラ形Ｐ ＲＯＭ、 Ｆ Ａ Ｍ ＯＳ （Ｆｌｏａ
ｔｉｎｇ−ｇａｌｅ Ａｖａ−ａｎｃｈｅ １ｎｉｅｃ
ｌｉｏｎ Ｍ ＯＳ ） およびＭＮＯＳ（Ｌｔａ
ｌ Ｎ１Ｈｉｄｅ Ｏ！ｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏ＋ ）があり、用途に関してはＦ ＲＯＭ （Ｐ「
ｏｇｒａｍｍａｂｌｅＲＯＭ） ＥＰ−ＲＯＭ（Ｅ＋
ａ＋ａｂｌｅＰ＋ｏｇ＋ａａ＋ｍａｂｌｅ ＲＯＭ）
、ＥＥＰ−ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥ＋
ａ＋ａｂｌｅ ａｎｄ Ｐ「ｏｇｒａｍｍａｂｌｅ Ｒ
ＯＭ） Ｅ ＡＲＯＭ （Ｅｌｅｃｔ＋１ｃａｌ１７
Ａｌｔｅｒａｂｌｅ ＲＯＭ）等が知られている。
ＲＷＭはメーカ側からブランク状態（データの書き込み
が行われていない状態）で出荷され、ユーザ側でＲＯＭ
ライタ等によりデータを書き込んで使用する性質のもの
である。ＲＯＭライタ等においては、ＲＷＭデバイスへ
の書き込み条件を書き込み前に自動設定する機能を有し
ているのが通常であり、このため、デバイス側には自己
のデバイス識別コードを記憶し書き込み時に読み出し可
能な回路を備えさせるのが一般的である。
が行われていない状態）で出荷され、ユーザ側でＲＯＭ
ライタ等によりデータを書き込んで使用する性質のもの
である。ＲＯＭライタ等においては、ＲＷＭデバイスへ
の書き込み条件を書き込み前に自動設定する機能を有し
ているのが通常であり、このため、デバイス側には自己
のデバイス識別コードを記憶し書き込み時に読み出し可
能な回路を備えさせるのが一般的である。
第３図に従来のＲＷ Ｍの回路構成を示し、ＲＷＭの構
成とともにその動作を説明する。
成とともにその動作を説明する。
まず、ＲＷＭの構成について述べる。このＲＷＭは、大
別して、第１メモリセルアレイ１〜第にメモリセルアレ
イ３およびデータセンス回路４から構成され、詳しくは
、ビット線Ｂ１〜Ｂ０、ワード線ｗ −ｗ および
Ｗ １メモリドｌ ｎｃ ランジスタＱ −Ｑ 、ビット線選択用トランジ１
１ ｍｎ スタＱ −Ｑ 、デバイス識別コード記憶用トラＩ
ｔ ｔｎｓ ンジスタＱ −Ｑ 、およびバス線Ｂ１〜Ｂｕｋを
ｌｃ ｋｃ 備えて構成される。
別して、第１メモリセルアレイ１〜第にメモリセルアレ
イ３およびデータセンス回路４から構成され、詳しくは
、ビット線Ｂ１〜Ｂ０、ワード線ｗ −ｗ および
Ｗ １メモリドｌ ｎｃ ランジスタＱ −Ｑ 、ビット線選択用トランジ１
１ ｍｎ スタＱ −Ｑ 、デバイス識別コード記憶用トラＩ
ｔ ｔｎｓ ンジスタＱ −Ｑ 、およびバス線Ｂ１〜Ｂｕｋを
ｌｃ ｋｃ 備えて構成される。
このＲＷＭにおいてメモリ書き込みを行う場合は、ある
１つのワード線（例えばＷ、）およびある１、つのビッ
ト線（例えばＢ、）を選択するアドレス信号を発して所
定のメモリトランジスタＱ１１を選択し、当該メモリト
ランジスタＱ１１に“Ｈ“信号あるいはＬ”信号を印加
することにより情報を書き込む。情報の読み出しを行う
場合には、上記と同様の操作を行って所定のメモリトラ
ンジスタＱ１１を選択しその記憶情報を出力させればよ
い。また、そのデバイス識別コードについては、ビット
線に接続したデバイス識別コード記憶用トランジスタＱ
ｌｃ−Ｑｋｃに記憶させておくのが一般的であった。第
３図の従来例の場合は、各メモリセルアレイに↓つずつ
、計に個のデバイス識別コード記憶用トランジスタＱ１
ｃｍＱｋｃを用いているのでデバイス識別コードはにビ
ットのコードとなっている。この形式のデバイスは、そ
の専用ワード線Ｗ を選択するだけでデバイス識別コー
ドの読み出しが可能なため、回路、パターン的に容易で
あり、広く用いられている。
１つのワード線（例えばＷ、）およびある１、つのビッ
ト線（例えばＢ、）を選択するアドレス信号を発して所
定のメモリトランジスタＱ１１を選択し、当該メモリト
ランジスタＱ１１に“Ｈ“信号あるいはＬ”信号を印加
することにより情報を書き込む。情報の読み出しを行う
場合には、上記と同様の操作を行って所定のメモリトラ
ンジスタＱ１１を選択しその記憶情報を出力させればよ
い。また、そのデバイス識別コードについては、ビット
線に接続したデバイス識別コード記憶用トランジスタＱ
ｌｃ−Ｑｋｃに記憶させておくのが一般的であった。第
３図の従来例の場合は、各メモリセルアレイに↓つずつ
、計に個のデバイス識別コード記憶用トランジスタＱ１
ｃｍＱｋｃを用いているのでデバイス識別コードはにビ
ットのコードとなっている。この形式のデバイスは、そ
の専用ワード線Ｗ を選択するだけでデバイス識別コー
ドの読み出しが可能なため、回路、パターン的に容易で
あり、広く用いられている。
しかし、最近のＬＳＩの高集積度化に伴い、歩留りを向
上させるため、ビット線冗長化を行うことが一般化して
いる。ビット線冗長化とは、メモリ内にスペアのビット
線を何本か用意しておき、欠陥のあるビット線またはワ
ード線あるいはメモリセルがメモリ内に存在しても、欠
陥部分を選択するアドレス信号が入った場合にはスペア
ビット線を選択することによって、欠陥を含みながらも
良品として使用させ得ることをいう。しかし、このビッ
ト線冗長化が実施されると、任意のビット線がスペアビ
ット線と置き換わる可能性がつねにある。その場合には
、置き換えられたビット線は以後使用されないので、そ
のビット線にデバイス識別コード記憶用トランジスタＱ
が接続されていた場合には、そのデバイス識別コード
記憶用トランジスタＱ に記憶されていたデバイス識別
コＣ −ドの構成部分、例えばにビットコードの１番目の部分
は欠落して読み出すことができなくなるため、デバイス
識別コードとしての機能を果たせなくなる。したがって
、ビット線冗長化が実施されると、従来のように、デバ
イス識別コードをビット線に接続したデバイス識別コー
ド記憶用トランジスタに記憶させてお（形式は採用でき
なくなる。
上させるため、ビット線冗長化を行うことが一般化して
いる。ビット線冗長化とは、メモリ内にスペアのビット
線を何本か用意しておき、欠陥のあるビット線またはワ
ード線あるいはメモリセルがメモリ内に存在しても、欠
陥部分を選択するアドレス信号が入った場合にはスペア
ビット線を選択することによって、欠陥を含みながらも
良品として使用させ得ることをいう。しかし、このビッ
ト線冗長化が実施されると、任意のビット線がスペアビ
ット線と置き換わる可能性がつねにある。その場合には
、置き換えられたビット線は以後使用されないので、そ
のビット線にデバイス識別コード記憶用トランジスタＱ
が接続されていた場合には、そのデバイス識別コード
記憶用トランジスタＱ に記憶されていたデバイス識別
コＣ −ドの構成部分、例えばにビットコードの１番目の部分
は欠落して読み出すことができなくなるため、デバイス
識別コードとしての機能を果たせなくなる。したがって
、ビット線冗長化が実施されると、従来のように、デバ
イス識別コードをビット線に接続したデバイス識別コー
ド記憶用トランジスタに記憶させてお（形式は採用でき
なくなる。
そこで、本発明は、ビット線冗長化を行った場合におい
ても、支障なくデバイス識別コードの読み出しが可能な
ようにデバイス識別コードを記憶し得るＲ Ｗ Ｍを提
供することを目的とする。
ても、支障なくデバイス識別コードの読み出しが可能な
ようにデバイス識別コードを記憶し得るＲ Ｗ Ｍを提
供することを目的とする。
上記課題を解決するために、本発明は、メモリセルアレ
イ（１，２，３）と、このメモリセルアレイ（１，２，
３）に対する情報の書き込みおよび読み出しを行うデー
タセンス回路（４）と、前記メモリセルアレイ（１，２
，３）を構成する複数のビット線（Ｂ −Ｂ ＸＢ
、、〜Ｂ、）の共通ｍ ノードと当該データセンス回路（４）との間に介在する
バス線（Ｂ、１〜Ｂ１１ｋ）とを備えた書き込み可能な
半導体記憶装置において、当該書き込み可能な半導体記
憶装置の識別コードを記憶する回路を前記バス線（Ｂ、
１〜Ｂ１１ｋ）に電気的に接続し当該識別コードを外部
に読み出し可能として構成する。
イ（１，２，３）と、このメモリセルアレイ（１，２，
３）に対する情報の書き込みおよび読み出しを行うデー
タセンス回路（４）と、前記メモリセルアレイ（１，２
，３）を構成する複数のビット線（Ｂ −Ｂ ＸＢ
、、〜Ｂ、）の共通ｍ ノードと当該データセンス回路（４）との間に介在する
バス線（Ｂ、１〜Ｂ１１ｋ）とを備えた書き込み可能な
半導体記憶装置において、当該書き込み可能な半導体記
憶装置の識別コードを記憶する回路を前記バス線（Ｂ、
１〜Ｂ１１ｋ）に電気的に接続し当該識別コードを外部
に読み出し可能として構成する。
上記構成を有する本発明によれば、ＲＷ Ｍにおいてビ
ット線冗長化が実施され、欠陥部分を有する不良ビット
線の代わりに任意のスペアビット線が選択された場合で
あっても、デバイス識別コードは、通常のＲＷＭの場合
のようにビット線に接続するデバイス識別コード記憶ト
ランンスタ（Ｑｌｃ−Ｑｋｃ）ではなく、ビット線（Ｂ
、〜Ｂ、、Ｂ＋ｌ〜Ｂ、）の共通ノードと当該データセ
ンス回路（４）との間に介在するバス線（Ｂｏｌ−Ｂｕ
ｋ）に接続された記憶回路に記憶されているので、どの
不良ビット線が捨てられどのスペアビット線が選択され
てもそのことによっては全く影響を受けることなくデバ
イス識別コードを読み出すことができる。
ット線冗長化が実施され、欠陥部分を有する不良ビット
線の代わりに任意のスペアビット線が選択された場合で
あっても、デバイス識別コードは、通常のＲＷＭの場合
のようにビット線に接続するデバイス識別コード記憶ト
ランンスタ（Ｑｌｃ−Ｑｋｃ）ではなく、ビット線（Ｂ
、〜Ｂ、、Ｂ＋ｌ〜Ｂ、）の共通ノードと当該データセ
ンス回路（４）との間に介在するバス線（Ｂｏｌ−Ｂｕ
ｋ）に接続された記憶回路に記憶されているので、どの
不良ビット線が捨てられどのスペアビット線が選択され
てもそのことによっては全く影響を受けることなくデバ
イス識別コードを読み出すことができる。
次に、本発明の実施例を図面に基づいて説明する。
第１実施例
第１図に、本発明の第■実施例を示す。この第１図にお
いて、第３図の従来例と同一もしくは重複する部分には
同一の符号を附し、その詳細な説明は省略する。
いて、第３図の従来例と同一もしくは重複する部分には
同一の符号を附し、その詳細な説明は省略する。
第１図において、第３図と異なる部分は、スペアビット
線Ｂ＋Ｉ〜ＢＳｊを備えた点、第１図におけるビット線
Ｂ、−Ｂ、に接続するデバイス識別コード記憶用トラン
ジスタＱ！ｃ”Ｑｋｃを除去し、そのかわりに第３図に
おけるバス線Ｂｕｌ−Ｂｕｋに接続するデバイス識別コ
ード記憶用トランジスタＱＩＤ＝ ＱｋＤを新たに備え
た点である。ここで、スペアビット線は各メモリセルア
レイについて１本とはかぎらない。また、Ｇ −Ｇ
はスペアピッｉｓ （１ ト線選択用トランジスタＱ −Ｑ のゲート端子１
１ ＋１ であり、ある不良ビット線、例えばＢ２を選択するアド
レス信号がゲートＧ２．に入力されたとき、かわりのス
ペアビット線、劉えばＢ、を選択する″Ｈ″信号がゲー
トＧ に印加され、スペアピッ１！ ト線Ｂｓｌに置き換わる。
線Ｂ＋Ｉ〜ＢＳｊを備えた点、第１図におけるビット線
Ｂ、−Ｂ、に接続するデバイス識別コード記憶用トラン
ジスタＱ！ｃ”Ｑｋｃを除去し、そのかわりに第３図に
おけるバス線Ｂｕｌ−Ｂｕｋに接続するデバイス識別コ
ード記憶用トランジスタＱＩＤ＝ ＱｋＤを新たに備え
た点である。ここで、スペアビット線は各メモリセルア
レイについて１本とはかぎらない。また、Ｇ −Ｇ
はスペアピッｉｓ （１ ト線選択用トランジスタＱ −Ｑ のゲート端子１
１ ＋１ であり、ある不良ビット線、例えばＢ２を選択するアド
レス信号がゲートＧ２．に入力されたとき、かわりのス
ペアビット線、劉えばＢ、を選択する″Ｈ″信号がゲー
トＧ に印加され、スペアピッ１！ ト線Ｂｓｌに置き換わる。
デバイス識別コードはＲＷ Ｍ製造時に、デバイス識別
コード記憶用トランジスタＱ１．〜ＱｋＤにプログラム
しておく。すなわち、デバイス識別コード記憶用トラン
ジスタＱ１０〜ＱｋＤは、そのゲートＧ１０〜ＧｋＤに
、しきい値電圧■Ｔｌ１以上の“Ｈ“信号が印加された
場合にＯＮ、、ｔ、きい値電圧”ＴＨ以下の″Ｌ″信号
が印加された場合にＯＦＦするようなエンハンスメント
形トランジスタであるか、電気的操作によりそのしきい
値電圧ｖＴＨを移動させ得るトランジスタとしておく。
コード記憶用トランジスタＱ１．〜ＱｋＤにプログラム
しておく。すなわち、デバイス識別コード記憶用トラン
ジスタＱ１０〜ＱｋＤは、そのゲートＧ１０〜ＧｋＤに
、しきい値電圧■Ｔｌ１以上の“Ｈ“信号が印加された
場合にＯＮ、、ｔ、きい値電圧”ＴＨ以下の″Ｌ″信号
が印加された場合にＯＦＦするようなエンハンスメント
形トランジスタであるか、電気的操作によりそのしきい
値電圧ｖＴＨを移動させ得るトランジスタとしておく。
例えば、電気的操作により、電源電圧Ｖ よりも高い電
圧Ｖ＋ とＣ 電源電圧■ より低い電圧Ｖ２の２つのしきい値Ｃ 電圧”ＴＩ（をとり得るようにしておく。そして、デバ
イス識別コード記憶用トランジスタＱ ＋Ｄ’＝ Ｑｋ
Ｄのそれぞれに■ とＶ２とからなるコードを設定する
。このようにして、ゲートＧＩＤ＝ ＧｋＤに電源電圧
Ｖ を印加すると、しきい値電圧を■１に設Ｃ 定されたトランジスタは０ＦＦＬ、一方、しきい値電圧
を■２に設定されたトランジスタはＯＮすることになる
。すなわち、トランジスタのしきい値電圧を■ に設定
するか■２に設定するかによす、例えば、■ のときを
“０” ■２のときを“↓”としてにビットのデバイス
識別コードを記憶させることができる。逆に、Ｖ＋のと
きを“１”、■２のときを“Ｏ”としてにビットのデバ
イス識別コードを記憶させてもよい。言い換えれば、デ
バイス識別コード記憶用トランジスタＱ −Ｑ の
しきい値電圧■ と■２とによってＩＤ ｋＤ
＋デバイス識別コー
ドをプログラムすることができる。
圧Ｖ＋ とＣ 電源電圧■ より低い電圧Ｖ２の２つのしきい値Ｃ 電圧”ＴＩ（をとり得るようにしておく。そして、デバ
イス識別コード記憶用トランジスタＱ ＋Ｄ’＝ Ｑｋ
Ｄのそれぞれに■ とＶ２とからなるコードを設定する
。このようにして、ゲートＧＩＤ＝ ＧｋＤに電源電圧
Ｖ を印加すると、しきい値電圧を■１に設Ｃ 定されたトランジスタは０ＦＦＬ、一方、しきい値電圧
を■２に設定されたトランジスタはＯＮすることになる
。すなわち、トランジスタのしきい値電圧を■ に設定
するか■２に設定するかによす、例えば、■ のときを
“０” ■２のときを“↓”としてにビットのデバイス
識別コードを記憶させることができる。逆に、Ｖ＋のと
きを“１”、■２のときを“Ｏ”としてにビットのデバ
イス識別コードを記憶させてもよい。言い換えれば、デ
バイス識別コード記憶用トランジスタＱ −Ｑ の
しきい値電圧■ と■２とによってＩＤ ｋＤ
＋デバイス識別コー
ドをプログラムすることができる。
次に動作を説明する。
メモリの書き込み、読み出しを行う場合は、通常のＲＷ
Ｍの場合と同様の操作を行って、ある１つのメモリトラ
ンジスタ、例えばＱｌｌを選択し、記憶情報を人力すれ
ばよい。
Ｍの場合と同様の操作を行って、ある１つのメモリトラ
ンジスタ、例えばＱｌｌを選択し、記憶情報を人力すれ
ばよい。
デバイス識別コードを読み出す場合には、まずビット線
選択用トランジスタＱＩｓ〜Ｑｍｌおよびスペアビット
線選択用トランジスタＱ −Ｑｌｌ １１ のゲートＧ、〜ＧＩｌｌｌおよびＧＳｌ〜Ｇ、のすべて
に“Ｌ”信号を印加して、すべてのビット線をバス線Ｂ
、１−Ｂｌ、ｋから電気的に切り離した状態にする。
選択用トランジスタＱＩｓ〜Ｑｍｌおよびスペアビット
線選択用トランジスタＱ −Ｑｌｌ １１ のゲートＧ、〜ＧＩｌｌｌおよびＧＳｌ〜Ｇ、のすべて
に“Ｌ”信号を印加して、すべてのビット線をバス線Ｂ
、１−Ｂｌ、ｋから電気的に切り離した状態にする。
次にデバイス識別コード記憶用トランジスタＱ１０〜Ｑ
のゲートＧｌ、〜ＧｋＤに電源電圧■Ｃｃを印加Ｄ することによりデバイス識別コードを読み出すことがで
きる。
のゲートＧｌ、〜ＧｋＤに電源電圧■Ｃｃを印加Ｄ することによりデバイス識別コードを読み出すことがで
きる。
第２実施例
第２図に、本発明の第２実施例を示す。第２図において
第１図と異なる部分は、第１図におけるデバイス識別コ
ード格納用トランジスタＱＩＤ〜ＱｋＤのかわりに、デ
バイス識別コード記憶用トランジスタＱＩＥ〜ＱｋＥを
備えた点、当該デバイス識別コード記憶用トランジスタ
ＱＩＥ”” ＱｋＥとバス線Ｂｕ１〜Ｂｕｋとを接続す
る線上に電気的開閉手段ＳＩＥ〜ＳｋＥを備えた点であ
る。
第１図と異なる部分は、第１図におけるデバイス識別コ
ード格納用トランジスタＱＩＤ〜ＱｋＤのかわりに、デ
バイス識別コード記憶用トランジスタＱＩＥ〜ＱｋＥを
備えた点、当該デバイス識別コード記憶用トランジスタ
ＱＩＥ”” ＱｋＥとバス線Ｂｕ１〜Ｂｕｋとを接続す
る線上に電気的開閉手段ＳＩＥ〜ＳｋＥを備えた点であ
る。
ここで、デバイス識別コード記憶用トランジスタＱＩＥ
’＝ ＱｋＥは、前記デバイス識別コード記憶用トラン
ジスタＱｉＤ”” Ｑｋ。と異なり、そのしきい値電圧
■Ｔｏは電気的操作により可変でなくてもよく、そのゲ
ーｈ Ｇ Ｉ Ｅ〜ＧｋＥに“Ｈ″信号印加されたとき
にＯＮとなるようなトランジスタである。第２実施例に
おいては、そのしきい値電圧ｖＴＨは電源電圧■ より
低いか等しい電圧としておく。
’＝ ＱｋＥは、前記デバイス識別コード記憶用トラン
ジスタＱｉＤ”” Ｑｋ。と異なり、そのしきい値電圧
■Ｔｏは電気的操作により可変でなくてもよく、そのゲ
ーｈ Ｇ Ｉ Ｅ〜ＧｋＥに“Ｈ″信号印加されたとき
にＯＮとなるようなトランジスタである。第２実施例に
おいては、そのしきい値電圧ｖＴＨは電源電圧■ より
低いか等しい電圧としておく。
Ｃ
第２実施例においては、デバイス識別コードは電気的開
閉手段５ＩＥ−８ｋＥを用いてプログラムする。この電
気的開閉手段Ｓ１．〜Ｓ 、−１，、では、プログラム
を行う前には電気的に導通した形になっているがプログ
ラム時に電流印加等により溶断させて不導通とさせる、
いわゆるヒユーズ形式のものであっても、プログラムを
行う前には電気的に不導通の形となっているがプログラ
ム時に電流印加等により溶着あるいは接合させて導通さ
せる形式のものでもよい。いずれの形式の電気的開閉手
段であっても、電気的に導通（ＯＮ）しているか、不導
通（ＯＦＦ）であるかによって、例えばＯＮの場合は“
■” ＯＦＦの場合は“０”というようにしてデバイス
識別コードをプログラムすることが可能だからである。
閉手段５ＩＥ−８ｋＥを用いてプログラムする。この電
気的開閉手段Ｓ１．〜Ｓ 、−１，、では、プログラム
を行う前には電気的に導通した形になっているがプログ
ラム時に電流印加等により溶断させて不導通とさせる、
いわゆるヒユーズ形式のものであっても、プログラムを
行う前には電気的に不導通の形となっているがプログラ
ム時に電流印加等により溶着あるいは接合させて導通さ
せる形式のものでもよい。いずれの形式の電気的開閉手
段であっても、電気的に導通（ＯＮ）しているか、不導
通（ＯＦＦ）であるかによって、例えばＯＮの場合は“
■” ＯＦＦの場合は“０”というようにしてデバイス
識別コードをプログラムすることが可能だからである。
ここで、デバイス識別コードのプログラムは、逆に、電
気的開閉手段Ｓ −６がＯＦＦの場合を′■” Ｏ，Ｈ
の場合ＩＥ ｋＥ は０″というようにしてプログラムしてもよい。
気的開閉手段Ｓ −６がＯＦＦの場合を′■” Ｏ，Ｈ
の場合ＩＥ ｋＥ は０″というようにしてプログラムしてもよい。
この場合のデバイス識別コードは、電気的開閉手段かに
個あるためにビットのコードとなっている。
個あるためにビットのコードとなっている。
次に動作を説明する。
メモリの書き込み、読み出しを行う場合は、前記第１実
施例の場合と同様の操作を行えばよい。
施例の場合と同様の操作を行えばよい。
一方、デバイス識別コードを読み出す場合は、第１実施
例の場合と同様に、ビット線選択用トランジスタＱ、〜
Ｑｆｆ１．およびスペアビット線選択用トランジスタＱ
−Ｑ のゲートＧ１．〜Ｇ１ｎ５およ５８
ｊｌ びＧ −Ｇ、すべてに“Ｌ”信号を印加してすべＩＩ
３１ てのビット線をバス線Ｂｕｌ〜Ｂｄｋから電気的に切り
離した状態にする。次にデバイス識別コード記憶用トラ
ンジスタＱＩＥ〜Ｑｋ−ゲートＧＩＥ〜ＧｋＥに電源電
圧■ｃｃを印加すれば、電気的開閉手段５ＩＥ−８ｋＥ
のＯＮ、ＯＦＦによってプログラムされたデバイス識別
コードを読み出すことができる。
例の場合と同様に、ビット線選択用トランジスタＱ、〜
Ｑｆｆ１．およびスペアビット線選択用トランジスタＱ
−Ｑ のゲートＧ１．〜Ｇ１ｎ５およ５８
ｊｌ びＧ −Ｇ、すべてに“Ｌ”信号を印加してすべＩＩ
３１ てのビット線をバス線Ｂｕｌ〜Ｂｄｋから電気的に切り
離した状態にする。次にデバイス識別コード記憶用トラ
ンジスタＱＩＥ〜Ｑｋ−ゲートＧＩＥ〜ＧｋＥに電源電
圧■ｃｃを印加すれば、電気的開閉手段５ＩＥ−８ｋＥ
のＯＮ、ＯＦＦによってプログラムされたデバイス識別
コードを読み出すことができる。
本発明の実施例としては第１図および第２図のようなＲ
ＷＭの例を示したが、回路構成はこれのみに限定されず
、その他の構成のＲＷＭも本発明の範囲内である。例え
ば、ビット線冗長化を行わない場合においても本発明に
かかるＲＷＭは有効であることから、スペアビット線を
有しないＲＷＭも本発明の範囲内である。また、バス線
に接続するデバイス識別コード記憶回路についても、コ
ードを記憶できる手段であればよく、その構成は第１図
および第２図に示す実施例に限定されず、その他の構成
のものも本発明の範囲内である。
ＷＭの例を示したが、回路構成はこれのみに限定されず
、その他の構成のＲＷＭも本発明の範囲内である。例え
ば、ビット線冗長化を行わない場合においても本発明に
かかるＲＷＭは有効であることから、スペアビット線を
有しないＲＷＭも本発明の範囲内である。また、バス線
に接続するデバイス識別コード記憶回路についても、コ
ードを記憶できる手段であればよく、その構成は第１図
および第２図に示す実施例に限定されず、その他の構成
のものも本発明の範囲内である。
以上説明したように、本発明によれば、ＲＷＭにおいて
ビット線冗長化が実施されても、バス線に接続された記
憶回路を用いてプログラムすることによりデバイス識別
コードを記憶させることができるので、不良ヒツト線が
捨てられスペアビット線が選択されても、そのことによ
っては何の影響も受けることなくデバイス識別コードを
読み出すことができる。
ビット線冗長化が実施されても、バス線に接続された記
憶回路を用いてプログラムすることによりデバイス識別
コードを記憶させることができるので、不良ヒツト線が
捨てられスペアビット線が選択されても、そのことによ
っては何の影響も受けることなくデバイス識別コードを
読み出すことができる。
第を図は本発明のＲＷＭの第↓実施例を示す回路図、
第２図は本発明のＲＷＭの第２実施例を示す回路図、
第３図は従来のＲＷＭの例を示す回路図である。
１・・・第１メモリセルアレイ
２・・・第２メモリセルアレイ
３・・・第にメモリセルアレイ
４・・・データセンス回路
８１〜Ｂ、・・・ビット線
Ｂ、〜Ｂ、・・・スペアビット線
Ｗ１〜Ｗ、・・・ワード線
Ｗ ・・・デバイス識別コード記憶用トランジスタのワ
ード線 Ｑ１１〜Ｑ、・・・メモリトランジスタＱ１．〜Ｑ□・
・ビット線選択用トランジスタＱ８１〜Ｑ、ｊ・・・ス
ペアビット線選択用トランジスタ ＱＩｃ”ｋｃ・・・デバイス識別コード記憶用トランジ
スタ ＱＩＤ＝”ｋＤ・・・デバイス識別コード記憶用トラン
ジスタ ＱＩＥ＝ ＱｋＥ・・・デバイス識別コード記憶用トラ
ンジスタ ＧＩｔ〜ＧＩＩｌｓ・・・ゲート Ｇ −Ｇ、・・・ゲート Ｉ３ １１ ＧＩＱ””” ｋＤ・・・ゲート ＧＩＥ〜ＧｋＥ・・・ゲート ５ＩＥ−８ｋＥ・・・電気的開閉手段 Ｂｕ１〜Ｂｕｋ・・・バス線
ード線 Ｑ１１〜Ｑ、・・・メモリトランジスタＱ１．〜Ｑ□・
・ビット線選択用トランジスタＱ８１〜Ｑ、ｊ・・・ス
ペアビット線選択用トランジスタ ＱＩｃ”ｋｃ・・・デバイス識別コード記憶用トランジ
スタ ＱＩＤ＝”ｋＤ・・・デバイス識別コード記憶用トラン
ジスタ ＱＩＥ＝ ＱｋＥ・・・デバイス識別コード記憶用トラ
ンジスタ ＧＩｔ〜ＧＩＩｌｓ・・・ゲート Ｇ −Ｇ、・・・ゲート Ｉ３ １１ ＧＩＱ””” ｋＤ・・・ゲート ＧＩＥ〜ＧｋＥ・・・ゲート ５ＩＥ−８ｋＥ・・・電気的開閉手段 Ｂｕ１〜Ｂｕｋ・・・バス線
Claims (1)
- 【特許請求の範囲】 メモリセルアレイ（１、２、３）と、このメモリセルア
レイ（１、２、３）に対する情報の書き込みおよび読み
出しを行うデータセンス回路（４）と、前記メモリセル
アレイ（１、２、３）を構成する複数のビット線（Ｂ＿
１〜Ｂ＿ｍ、Ｂ＿ｓ＿１〜Ｂ＿ｓ＿ｊ）の共通ノードと
当該データセンス回路（４）との間に介在するバス線（
Ｂ＿ｕ＿１〜Ｂ＿ｕ＿ｋ）とを備えた書き込み可能な半
導体記憶装置において、 当該書き込み可能な半導体記憶装置の識別コードを記憶
する回路を前記バス線（Ｂ＿ｕ＿１〜Ｂ＿ｕ＿ｋ）に電
気的に接続し当該識別コードを外部に読み出し可能とし
たことを特徴とする書き込み可能な半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17830489A JP2582439B2 (ja) | 1989-07-11 | 1989-07-11 | 書き込み可能な半導体記憶装置 |
| US07/550,786 US4998223A (en) | 1989-07-11 | 1990-07-10 | Programmable semiconductor memory apparatus |
| DE69029013T DE69029013T2 (de) | 1989-07-11 | 1990-07-11 | Programmierbare Halbleiterspeicheranordnung |
| KR1019900010466A KR930009542B1 (ko) | 1989-07-11 | 1990-07-11 | 프로그래머블 반도체 메모리 장치 |
| EP90113258A EP0408002B1 (en) | 1989-07-11 | 1990-07-11 | A programmable semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17830489A JP2582439B2 (ja) | 1989-07-11 | 1989-07-11 | 書き込み可能な半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344899A true JPH0344899A (ja) | 1991-02-26 |
| JP2582439B2 JP2582439B2 (ja) | 1997-02-19 |
Family
ID=16046133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17830489A Expired - Lifetime JP2582439B2 (ja) | 1989-07-11 | 1989-07-11 | 書き込み可能な半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4998223A (ja) |
| EP (1) | EP0408002B1 (ja) |
| JP (1) | JP2582439B2 (ja) |
| KR (1) | KR930009542B1 (ja) |
| DE (1) | DE69029013T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208751A (ja) * | 2006-02-02 | 2007-08-16 | Japan Radio Co Ltd | 受信装置 |
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1989
- 1989-07-11 JP JP17830489A patent/JP2582439B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-10 US US07/550,786 patent/US4998223A/en not_active Expired - Lifetime
- 1990-07-11 DE DE69029013T patent/DE69029013T2/de not_active Expired - Lifetime
- 1990-07-11 EP EP90113258A patent/EP0408002B1/en not_active Expired - Lifetime
- 1990-07-11 KR KR1019900010466A patent/KR930009542B1/ko not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0408002A2 (en) | 1991-01-16 |
| DE69029013D1 (de) | 1996-12-05 |
| JP2582439B2 (ja) | 1997-02-19 |
| KR910003677A (ko) | 1991-02-28 |
| US4998223A (en) | 1991-03-05 |
| KR930009542B1 (ko) | 1993-10-06 |
| EP0408002B1 (en) | 1996-10-30 |
| DE69029013T2 (de) | 1997-05-28 |
| EP0408002A3 (en) | 1992-06-03 |
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